0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Cadence Integrity 3D-IC平台进行工艺认证

Cadence楷登 来源:Cadence楷登 作者:Cadence楷登 2021-11-19 11:02 次阅读

Integrity 3D-ICCadence 新一代多芯片设计解决方案,它将硅和封装的规划和实现,与系统分析和签核结合起来,以实现系统级驱动的 PPA 优化。

原生 3D 分区流程可自动智能创建逻辑内存器件的 3D 堆叠配置,优化 3D 堆叠设计的 PPA 结果。

客户可以放心采用 Cadence Integrity 3D-IC 平台和 Samsung Foundry 的多 Die 实现流程,打造新一代超大规模计算、移动、汽车和人工智能应用。

中国上海,2021 年 11 月 18 日——楷登电子(美国 Cadence 公司NASDAQ:CDNS),作为 Samsung Advanced Foundry Ecosystem(SAFE)的紧密合作伙伴,Cadence 公司于宣布,Samsung Foundry 已经对 Cadence Integrity 3D-IC 平台的 2D-to-3D 原生 3D 分区流程进行了工艺认证

利用新流程,客户可以将现有的 2D 设计分割成 3D 逻辑内存器件(Memory-on-logic)配置,与原来的 2D 设计相比,可以通过同构 3D 堆叠获得更好的功耗、性能和面积(PPA)结果。该流程还为分区设计提供了强大的 3D-IC 系统规划、实现和早期分析能力,是客户打造复杂的新一代超大规模计算、移动、汽车和人工智能应用的理想选择。

由于内存墙限制,RAM 的访问速度跟不上 CPU 的执行速度,导致整个系统因内存延迟而变慢。克服这个问题的方法之一是采用同构的堆叠配置,并将存储器放在逻辑之上。这种配置安装在同一封装中时,可以减少导线长度和面积,加快内存访问速度,因此有助于提高 CPU 核心的性能。

Integrity 3D-IC 平台的 3D 分区功能使用户能够分离出内存宏和标准单元,并将它们放置在 3D 同构堆叠内的两个不同裸片上。自动流程在宏和标准单元之间建立连接的同时,进行 3D 堆栈的分区和完整实现。最终确定每个裸片的内容之后,系统和封装就可以在 Integrity 3D-IC 平台上实现,进行凸点规划、实现、与其他裸片的协同设计,以及热、功耗和静态时序分析(STA)的早期分析。

“对于在 3D-IC 配置方面具有不同自动化分区要求的客户,可以利用 Samsung Foundry MDI 参考流程的这种独特功能来探索芯片堆叠的效果,该流程基于 Cadence 新款 Integrity 3D-IC 平台中的原生 3D 分区功能。”Samsung Electronics 工艺设计技术副总裁 Sangyun Kim 表示,“Cadence 和 Samsung 之间的这种成功合作为客户提供了 3D 堆叠设计的分区、实现和分析流程,使他们能够减小功耗和面积,同时提高整体系统性能。”

“通过与 Samsung Foundry 的持续合作,我们在多裸片设计实现领域进行了合作创新,并提供了自动化的原生 3D 分区流程。”Cadence 公司数字与签核事业部产品工程副总裁 Vivek Mishra 表示,“Samsung Foundry 用于多裸片设计实现的先进封装技术,结合 Cadence 集成化的 Integrity 3D-IC 平台,为我们的共同客户提供了强大的多裸片解决方案。”

Integrity 3D-IC 平台为客户提供了通用的控制面板和数据库、完整的规划系统、无缝集成的设计实现工具、集成化的系统级分析能力和易于使用的界面,并允许用户使用 Virtuoso Design Environment 和 Allegro 封装技术实现协同设计。该平台还包括更广泛的 Cadence 3D-IC 解决方案组合,包括用于电源分配网络(PDN)分析的 Voltus IC Power Integrity Solution、用于 3D 热分析的 Celsius Thermal Solver、用于 3D 签核时序的 Tempus Timing Signoff Solution 和用于电路布局验证(LVS)的 Pegasus Verification System。

责任编辑:haq

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 3D
    3D
    +关注

    关注

    9

    文章

    2848

    浏览量

    107249
  • 驱动
    +关注

    关注

    12

    文章

    1816

    浏览量

    85100
  • Cadence
    +关注

    关注

    64

    文章

    909

    浏览量

    141755

原文标题:Cadence Integrity 3D-IC平台通过Samsung Foundry 5LPE工艺设计堆叠的原生3D分区流程认证

文章出处:【微信号:gh_fca7f1c2678a,微信公众号:Cadence楷登】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    物联网行业中3D打印工艺——SLS(选择性激光烧结)工艺

    3D打印工艺——SLS打印技术简介 工艺全称: 选择性激光烧结,其工作原理是借助红外激光在高温下进行粉末烧结材料,并以逐层堆积的方式成型三维零件的一种快速成型技术。
    的头像 发表于 09-23 15:57 301次阅读
    物联网行业中<b class='flag-5'>3D</b>打印<b class='flag-5'>工艺</b>——SLS(选择性激光烧结)<b class='flag-5'>工艺</b>

    Cadence与Samsung Foundry开展广泛合作

    (GAA)节点上 AI 和 3D-IC 半导体的设计速度。Cadence 与 Samsung 的持续合作大大推进了业界要求最苛刻应用中的系统和半导体开发,如人工智能、汽车、航空航天、超大规模计算和移动应用。
    的头像 发表于 08-29 09:24 515次阅读

    Samsung 和Cadence3D-IC热管理方面展开突破性合作

      企业若想保持领先地位,往往需要在快速发展的技术领域中培养战略合作伙伴关系并开展前沿创新。Samsung 和 Cadence3D-IC 热管理方面的突破性合作就完美诠释了这一策略。此举不仅
    的头像 发表于 07-16 16:56 764次阅读

    Cadence与Intel Foundry的战略合作取得重大成果

    设计套件 (PDK),逐步深化了两家公司在多个 Intel 工艺节点上的 3D-IC 赋能、EDA 流程和 IP 开发方面的合作。
    的头像 发表于 06-26 11:24 655次阅读

    借助云计算加速3D-IC可靠性的机械应力模拟

    《半导体芯科技》杂志文章 Ansys公司最近与台积电和微软合作开发联合解决方案,该解决方案为分析2.5D/3D-IC多芯片系统中的机械应力提供了高容量云解决方案,使共同客户能够避免现场故障,并延长
    的头像 发表于 06-03 16:05 404次阅读
    借助云计算加速<b class='flag-5'>3D-IC</b>可靠性的机械应力模拟

    Cadence与台积电深化合作创新,以推动系统和半导体设计转型

    楷登电子(美国 Cadence 公司,NASDAQ:CDNS)与台积电(TSMC)深化了双方的长期合作,官宣了一系列旨在加速设计的创新技术进展,包括从 3D-IC 和先进制程节点到设计 IP 和光电学的开发。
    的头像 发表于 04-30 14:25 525次阅读

    积木易搭通过亚马逊SPN服务商认证,成为平台指定3D商品展示服务商

    发展新阶段。 亚马逊SPN全称Solution Provider Network,是亚马逊官方认证的服务商。平台对于申请入驻合作的服务商的公司实力、客户评价等各方面进行严格审核。此次积木易搭能够通过亚马逊SPN服务商
    的头像 发表于 04-03 09:29 432次阅读

    3D-IC 以及传热模型的重要性

    本文要点缩小集成电路的总面积是3D-IC技术的主要目标。开发3D-IC的传热模型,有助于在设计和开发的早期阶段应对热管理方面的挑战。开发3D-IC传热模型主要采用两种技术:分析法和数值计算法。传统
    的头像 发表于 03-16 08:11 756次阅读
    <b class='flag-5'>3D-IC</b> 以及传热模型的重要性

    Cadence携手Intel代工厂研发先进封装流程,助力HPC、AI及移动设备

    Cadence Allegro® X APD(用以实现元件布局、信号/电源/接地布线、设计同步电气分析、DFM/DFA及最后制造输出)、Integrity3D-IC Platform 及其对应的
    的头像 发表于 03-13 10:05 608次阅读

    台积电它有哪些前沿的2.5/3D IC封装技术呢?

    2.5/3D-IC封装是一种用于半导体封装的先进芯片堆叠技术,它能够把逻辑、存储、模拟、射频和微机电系统 (MEMS)集成到一起
    的头像 发表于 03-06 11:46 1372次阅读
    台积电它有哪些前沿的2.5/<b class='flag-5'>3D</b> <b class='flag-5'>IC</b>封装技术呢?

    Cadence数字和定制/模拟流程通过Intel 18A工艺技术认证

    Cadence近日宣布,其数字和定制/模拟流程在Intel的18A工艺技术上成功通过认证。这一里程碑式的成就意味着Cadence的设计IP将全面支持Intel的代工厂在这一关键节点上的
    的头像 发表于 02-27 14:02 551次阅读

    3D-IC 设计之早期三维布图综合以及层次化设计方法

    3D-IC 设计之早期三维布图综合以及层次化设计方法
    的头像 发表于 12-04 16:53 478次阅读
    <b class='flag-5'>3D-IC</b> 设计之早期三维布图综合以及层次化设计方法

    3D-IC 设计之 Memory-on-Logic 堆叠实现流程

    3D-IC 设计之 Memory-on-Logic 堆叠实现流程
    的头像 发表于 12-01 16:53 652次阅读
    <b class='flag-5'>3D-IC</b> 设计之 Memory-on-Logic 堆叠实现流程

    3D-IC 中 硅通孔TSV 的设计与制造

    3D-IC 中 硅通孔TSV 的设计与制造
    的头像 发表于 11-30 15:27 845次阅读
    <b class='flag-5'>3D-IC</b> 中 硅通孔TSV 的设计与制造

    Cadence EMX 3D Planar Solver 通过 Samsung Foundry 8nm LPP 工艺技术认证

    优势 1 EMX 3D Planar Solver 助力客户实现准确、高容量的 EM 分析,确保硅流片一次成功,加快产品上市 2 EMX 3D Planar Solver 以出色的结果达到三星认证
    的头像 发表于 11-15 15:55 898次阅读
    <b class='flag-5'>Cadence</b> EMX <b class='flag-5'>3D</b> Planar Solver 通过 Samsung Foundry 8nm LPP <b class='flag-5'>工艺</b>技术<b class='flag-5'>认证</b>