1nm芯片是什么概念，它有多厉害
从目前的芯片制程技术上来看，1nm（纳米）确实将近达到了极限！为什么这么说呢？芯片是以硅为主要材料而制造出来的，硅原子的直径约0.23纳米，再加上原子与原子之间会有间隙，每个晶胞的直径约0.54纳米（晶胞为构成晶体的最基本几何单元）！1纳米只有约2个晶胞大小。
1纳米单位到底有多小？
纳米也属于长度单位，可能很多人不了解它到底有多小？毫米（mm）、厘米（cm）、米（m）大家都比较熟悉，10mm=1cm，100cm=1m，1mm=1/1000m。单位长度由大到小排列依次为：米（m）、分米（dm）、厘米（cm）、毫米（mm）、微米（μm）、纳米（nm），1m=1000mm，1mm=1000μm，1μm=1000nm，即1nm=10^-9m，相当于1米平均分成10亿份！每一份为1nm。
XX nm制造工艺是什么概念？
芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。
本文整合自：电工之家、电科技
审核编辑：符乾江
声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。
举报投诉
-
芯片
+关注
关注
453文章
50301浏览量
421417 -
半导体
+关注
关注
334文章
26931浏览量
215467
发布评论请先 登录
相关推荐
台积电1nm进展曝光！预计投资超万亿新台币，真有必要吗？
电子发烧友网（文/吴子鹏）根据台湾媒体的最新消息，台积电1nm制程将落脚嘉义科学园区，台积电已向相关管理局提出100公顷用地需求，其中40公顷将先设立先进封装厂，后续的60公顷将作为1nm建厂用地
使用双TPA3118做双声道，负芯片无法识别同步，发热厉害怎么解决？
使用双TPA3118做双声道，按公版原理图从主芯片的同步信号经10K与1000PF后同步信号被吃掉，负芯片无法识别同步，发热厉害，1000PF电容去掉后正常。
发表于 10-25 07:59
2024年全球与中国7nm智能座舱芯片行业总体规模、主要企业国内外市场占有率及排名
智能座舱芯片行业销售模式及销售渠道
**10 **研究成果及结论
表格目录
表 1：按产品类型细分，全球7nm智能座舱芯片市场规模2019 VS 2023 VS 2030（万元）
表
发表于 03-16 14:52
什么是芯片底部填充胶，它有什么特点？
什么是芯片底部填充胶，它有什么特点？芯片底部填充胶是一种用于电子封装的胶水，主要用于底部填充bga芯片电子组件，以增强组件的可靠性和稳定性。它通常是一种环氧树脂，具有良好的粘接性和耐热
1nm后的芯片，靠什么？
据了解，台积电建厂小组在嘉义科学园区去年八月编定纳入南科管理局管辖的科学园区前，即派人前往进行厂勘，这也是在进驻桃园龙潭科学园区第三期扩建遭激烈抗争后，台积电建厂小组启动备案计划，最后决定放弃在龙科三期扩建案内的设厂计划。
苹果欲优先获取台积电2nm产能，预计2024年安装设备生产
有消息人士称，苹果期望能够提前获得台积电1.4nm（A14）以及1nm（A10）两种更为先进的工艺的首次产能供应。据了解，台积电2nm技术开发进展顺利，预期采用GAA（全栅极环绕）技术生产2n
台积电1nm晶圆厂最新动向，嘉义成首选地
值得注意的是，由于台积电对土地资源的需求超出了嘉义科学园区首期规划的88公顷，预计将加快推动二期扩容，以便吸引更多先进制造业项目的到来。据了解，尽管台积电曾考虑过桃园、中科和龙潭等多个科学园区作为1nm产线的候选场地，但最终还是选中了嘉义科学园区。
台积电回应1nm制程厂选址传闻：不排除任何可能性
近日，有报道称台积电已决定将其最先进的1nm制程代工厂选址在嘉义科学园区，总投资额超万亿新台币。对于这一传闻，台积电方面表示，选择设厂地点是一个复杂的决策过程，需要综合考虑诸多因素。
消息称台积电1nm制程厂选址确定
据消息人士透露，台积电已经决定将其1nm制程厂选址在嘉义科学园区。为了满足这一先进制程技术的需求，台积电已向相关管理局提出了100公顷的用地需求。
台积电宣布斥资逾万亿新台币，在嘉义科学园区设立1nm制程代工厂
台积电在上月早些时候的IEDM 2023大会中宣布，计划推出包含高达1万亿个晶体管的芯片封装方案，此举与英特尔去年公布的规划相呼应。为达成这一目标，该公司正专注于N2和N2P的2nm级生产节点及A14和A10的1.4
半导体，要进入1nm以下时代了
回顾大规模集成电路（LSI）的历史，英特尔在1971年推出的「Intel 4004」成为起点。当时的线宽为10微米左右，换算成纳米是1万纳米。从那时起，按照半导体晶片单位面积的性能在约2年内翻一番的「摩尔定律」不断实现微细化。
半导体工艺极限，1nm如何实现？
英特尔则是认为可以使用一种GAA FET的最新形态——堆叠式CFET场效应管架构。这种架构的集成密度进一步提升，将n型和p型MOS元件堆叠在一起，可以堆叠8个纳米片，比RibbonFET多一倍。
日本晶圆厂，开发1nm
LSTC 和 Leti 希望建立设计采用 1.4 纳米至 1 纳米工艺制造的半导体所需的基本技术。制造1纳米产品需要不同的晶体管结构，而在该领域，Leti在薄膜沉积和类似技术方面实力雄厚。
日本Lapidus和法国半导体研究机构合作开发1纳米芯片技术
报道指出，在2nm芯片的量产上，Rapidus正和美国IBM、比利时半导体研发机构imec合作，且也考虑在1nm等级产品上和IBM进行合作。预计在2030年代以后普及的1nm产品运算性
工商网监
评论