0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

使用Hi-Z缓冲器简化模拟前端

eeDesigner 来源:物联网评论 作者:物联网评论 2022-02-08 10:16 次阅读

为了可靠地捕获高频信号和快速瞬态脉冲,示波器和有源探头等宽带数据采集系统需要高性能模拟前端 (AFE) 信号链,该信号链必须能够:

  • (至少)支持 1 V PP信号,以确保高信噪比。
  • 支持 DC 至 500 MHz 的高输入阻抗 (Hi-Z),以防止被测设备负载。
  • 提供低噪声和失真以保持高信号保真度。
  • 提供高直流精度。

克服这些设计挑战的一种方法是创建一种基于复合环路的方法,该方法将低频和高频信号链交错,以获得直流精度和宽大的信号带宽。


使用 BUF802 实现 ASIC 级性能

视频“ BUF802:宽带、高输入阻抗 JFET 缓冲器”中了解如何更可靠地捕获宽带采集系统中的高频信号和快速瞬态脉冲。

鉴于实现满足系统要求的基于复合环路的电路的复杂性,工程师通常必须设计定制的专用集成电路 (ASIC) 或使用多个分立元件,如图 1 所示。这两种选择都有缺点,包括需要 ASIC 的专业知识和额外的设计复杂性。这两种方法在性能和成本方面也有权衡:离散实现比 ASIC 便宜,但无法与它们的性能水平相匹配。

图 1:带有精密放大器 AFE 的分立缓冲器复合环路

在本文中,我将探讨离散缓冲器复合环路实现与使用BUF802 Hi-Z 缓冲器的单芯片实现的设计挑战。

离散缓冲器复合循环架构

图 1 中 Hi-Z AFE 的分立式实现使用精密放大器和基于分立结场效应晶体管 (JFET) 的源极跟随器电路,配置在复合环路中。环路将输入信号分成低频和高频分量,通过两个不同的电路(传递函数)将这两个分量带到输出端,并将它们重新组合以再现净输出信号,如图 2 所示。

图 2:离散复合环路低频和高频路径

低频路径为净传递函数提供了良好的直流精度,而基于 JFET 源极跟随器的高频路径使净传递函数具有宽大的信号带宽,以及低噪声和低失真。图 2 所示电路的主要挑战之一是实现两条路径的平滑交错,以确保平坦的频率响应。两条路径的传递函数的任何不匹配都会导致净传递函数频率响应的不连续性,从而导致信号保真度的损失。

复合循环架构的目标

在直流或低频时,C HF(高频电容器)开路,电压输出(V OUT)由低频路径中的精密放大器控制。阿尔法和贝塔电阻网络的比率控制直流或低频增益。

在高频下,C HF短路,精密放大器在有限的增益带宽积下耗尽带宽。分立缓冲器用作 JFET 源极,负正负射极跟随器决定 V OUT。图 3 中称为增益 (G) 的离散缓冲级决定了高频路径增益。

图 3:离散缓冲器复合循环架构

在中频,由于低频和高频路径都决定了输出,因此仔细调整各个增益以及极点和零点的相互作用对于确保平坦的频率响应非常重要。实现中频增益均衡具有挑战性,因为相同的组件 C HF和 R HF(高频电阻)决定了低频和高频路径的极点,如图 4 所示。

图 4:离散缓冲器频率响应

复合环路应具有平坦的频率响应和高交叉频率区域,以实现低 1/f 噪声和快速过驱动恢复。

离散实现的复杂性

鉴于低频和高频路径的相互依赖性,如图 5 所示,C HF和 C F(补偿电容器)的值以数十纳法为单位,以实现平坦的频率响应。但这些值会导致数十至数百赫兹的交叉频率范围,这会限制信号链的直流噪声性能。

图 5:低频和高频路径的相互依赖性

离散实现复合环路的另一个挑战是精密放大器开环增益的极点和 R HF和 C HF的电阻电容网络的极点对低频路径中的双极点网络有贡献,从而导致在不稳定。在精密放大器上实施一个额外的网络(在图 3 中标记为伽马网络)将补偿这种不稳定性,但需要调整以实现更平坦的频率响应,进一步增加了创建平滑频率响应的复杂性。操作范围。

使用 BUF802 实现复合循环

由于实现分立复合环路的主要限制之一是低频和高频路径之间的相互依赖性以及需要额外的伽马网络进行补偿,因此 BUF802 在器件内部具有辅助路径。将精密放大器的输出连接到辅助路径会创建一个复合环路,同时确保低频和高频路径之间的隔离。隔离不同的频率路径会创建更高的交叉频率区域并消除伽马网络和补偿电路。低频和高频信号分量在 BUF802 内部重新组合,并在 OUT 引脚处再现,如图 6 所示。

图 6:具有内部 BUF802 的复合环路精密放大器

结论

诸如 BUF802 之类的集成 Hi-Z 缓冲器有助于解决基于复合循环实现的复杂挑战。BUF802 的输入/输出钳位等集成保护功能有助于保护信号链中的后续阶段,减少过驱动恢复时间和输入电容,并提高系统可靠性。

在为当今的应用考虑 AFE 时,您还必须牢记未来的测量需求,这通常需要额外的带宽。这种带宽可以大大提高测量精度,并确保系统设计投资与未来的测试要求保持相关。

审核编辑:符乾江

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 集成电路
    +关注

    关注

    5387

    文章

    11536

    浏览量

    361655
  • 缓冲器
    +关注

    关注

    6

    文章

    1922

    浏览量

    45473
  • 模拟前端
    +关注

    关注

    3

    文章

    186

    浏览量

    29758
收藏 人收藏

    评论

    相关推荐

    如何使用 Hi-Z 缓冲器简化AFE设计

    BUF802等集成式Hi-Z缓冲器有助于解决基于复合环路实施的复杂难题。BUF802的集成保护功能(如输入/输出钳位)有助于保护信号链中的后续级,减少过驱恢复时间和输入电容,并提高系统可靠性。
    发表于 01-25 14:11 2058次阅读
    如何使用 <b class='flag-5'>Hi-Z</b> <b class='flag-5'>缓冲器</b><b class='flag-5'>简化</b>AFE设计

    引导时的两用配置引脚保持在hi-z吗?

    hi-z状态,除了配置中涉及的所有引脚;在第三阶段它采样“M [1:0]位的”加载模式类型“然后继续。我的问题是,如果我选择一个特定的固定启动模式,我打算不改变它永远,我可以安全地连接不涉及此类配置
    发表于 01-25 09:29

    单输入逻辑门(数字缓冲器)这些特性你知道吗?

    用,并且高阻抗状态Hi-Z存在于输出上。高电平有效的三态缓冲器还可以具有反相输出以及其高阻抗状态,从而产生如图所示的高电平有效的三态反相缓冲器。有源“ HIGH”反相三态缓冲器符号真相
    发表于 01-26 09:16

    使用Hi-Z缓冲器简化AFE设计的教程

    增加设计复杂性。这两种方案还需要在性能和成本方面进行权衡:分立式实施比ASIC成本低,但不符合性能等级的要求。图1:具有精密放大器模拟前端的分立式缓冲器复合环路本文将探讨与全新BUF802 H
    发表于 11-03 07:56

    有什么办法可以在reset的时候把DP&DN的状态改成Hi-Z吗?

    当复位信号RST_N有效时,PTN3222CUK的DP&DN引脚状态如何?(Hi-Z?下拉?上拉?无变化?)如果不是Hi-Z状态,有什么办法可以在reset的时候把DP&DN的状态改成Hi-Z吗?(例如,在复位时切断 3.3 V
    发表于 03-30 09:04

    缓冲器,缓冲器是什么?

    缓冲器,缓冲器是什么? buffer   中文译名: 缓冲缓冲器缓冲液  解释:1、 电信设备。在数据传输中,用来弥补不同数据处
    发表于 03-08 13:30 2488次阅读

    现代DAC和DAC缓冲器有助于提升系统性能、简化设计

    现代DAC和DAC缓冲器有助于提升系统性能、简化设计
    发表于 01-04 17:50 0次下载

    低功耗CMOS模拟缓冲器设计_张佳佳

    低功耗CMOS模拟缓冲器设计_张佳佳
    发表于 03-19 11:29 2次下载

    利用Hi-Z缓冲器缓冲简化高性能模拟前端信号链设计

    由于部署满足系统要求的基于复合环路的电路非常复杂,工程师通常需要设计定制的应用特定集成电路 (ASIC) 或使用多个分立式元件,如图 1 所示。这两种方案都存在弊端,包括需要专门的 ASIC 专业知识,同时还会增加设计复杂性。这两种方案还需要在性能和成本方面进行权衡:分立式实施比 ASIC 成本低,但不符合性能等级的要求。
    的头像 发表于 01-25 16:15 1582次阅读
    利用<b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b><b class='flag-5'>缓冲</b><b class='flag-5'>简化</b>高性能<b class='flag-5'>模拟</b><b class='flag-5'>前端</b>信号链设计

    探讨与全新BUF802 Hi-Z缓冲器单芯片设计

    本文将探讨与全新BUF802 Hi-Z缓冲器单芯片实施相比,分立式缓冲器复合环路实施存在的设计难题。
    的头像 发表于 02-11 11:58 3574次阅读
    探讨与全新BUF802 <b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b>单芯片设计

    使用Hi-Z缓冲器简化高性能模拟前端设计

    为了可靠地捕获高频信号和快速瞬态脉冲,示波器和有源探头等宽带宽数据采集系统需要满足以下要求的高性能模拟前端(AFE)信号链。
    的头像 发表于 02-15 10:46 1725次阅读
    使用<b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b><b class='flag-5'>简化</b>高性能<b class='flag-5'>模拟</b><b class='flag-5'>前端</b>设计

    什么是时钟缓冲器(Buffer)?时钟缓冲器(Buffer)参数解析

    的扇出型缓冲器,是一种将一路时钟源信号通过频率复制生成多路时钟信号的器件,通常时钟缓冲器还兼具有时钟分配,格式转换和电平转换的功能。 对于需要多路时钟信号的电子系统来说,时钟源加时钟缓冲器的方案可以有效降低系统成本,
    发表于 10-18 18:36 2.6w次阅读
    什么是时钟<b class='flag-5'>缓冲器</b>(Buffer)?时钟<b class='flag-5'>缓冲器</b>(Buffer)参数解析

    如何使用Hi-Z缓冲器简化AFE设计

    如何使用Hi-Z缓冲器简化AFE设计
    发表于 10-28 11:59 0次下载
    如何使用<b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b><b class='flag-5'>简化</b>AFE设计

    集成式Hi-Z缓冲器助力于解决复合环路实施的复杂难题

    集成式Hi-Z缓冲器助力于解决复合环路实施的复杂难题
    的头像 发表于 12-22 17:48 728次阅读
    集成式<b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b>助力于解决复合环路实施的复杂难题

    如何使用Hi-Z缓冲器简化AFE设计

    由于部署满足系统要求的基于复合环路的电路非常复杂,工程师通常需要设计定制的应用特定集成电路(ASIC)或使用多个分立式元件,如图1所示。这两种方案都存在弊端,包括需要专门的ASIC专业知识,同时还会增加设计复杂性。这两种方案还需要在性能和成本方面进行权衡:分立式实施比ASIC成本低,但不符合性能等级的要求。
    的头像 发表于 03-16 10:16 565次阅读
    如何使用<b class='flag-5'>Hi-Z</b><b class='flag-5'>缓冲器</b><b class='flag-5'>简化</b>AFE设计