0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

基于SelectIO的高速ADC时序实现

FPGA之家 来源:FPGA之家 作者:FPGA之家 2022-05-18 10:44 次阅读

基于SelectIO的高速ADC时序实现

引言

  本文通过以高速ADS42LB69芯片为例进行实战,利用SelectIO IP快速快速高效完成驱动的生成。关于SelectIO IP的使用,可以参考。

ADS42LB69

芯片简介

  ADS42LB49和ADS42LB69是高线性度、双通道、14 和 16 位 250MSPS 模式转换器 (ADC) 系列,支持 DDR 和 QDR LVDS 输出接口。已缓冲模拟输入在大大减少采样保持毛刺脉冲能量的同时,在宽频率范围内提供统一的输入阻抗。采样时钟分频器可实现更灵活的系统时钟 架构设计。ADS42LBx9 以低功耗在宽输入频率范围内 提供出色的无杂散动态范围 (SFDR)。

40df0cee-d648-11ec-bce3-dac502259ad0.pngADS42LB69功能框图
双通道
14和16位分辨率
最大时钟速率:250MSPS 
支持高阻抗输入的模拟输入缓冲器
支持1分频,2分频和4分频的灵活输入时钟缓冲器
2VPP和2.5VPP差分满量程输入(SPI可编程)
双倍数据速率(DDR)或四倍数据速率(QDR)低压差分信令(LVDS)接口
功耗:820mW/通道
间隙抖动:85 fs 
通道隔离:100dB

参数配置

  用户可以根据自己的需求将数据接口通过SPI配置成QDRDDR接口。在进行数据验证时,也可以使用测试模式,对收发数据进行验证以保证系统的正确性。另外,还可以对输入时钟进行延时调节或者通过SelectIO的delaydelayctrl功能对时钟信号进行微调,以满足时序要求。此方面不是本文重点,不做展开,更多内容参考官方data sheet。

4121b242-d648-11ec-bce3-dac502259ad0.pngSPI时序

引脚

  从下图可以看到,数据接口引脚采用1.8V供电,故数据接口为差分1.8V。417b0dd8-d648-11ec-bce3-dac502259ad0.png

41a4b12e-d648-11ec-bce3-dac502259ad0.png数据端口信号

接口时序

  下图为ADS42LB69的DDR模式时序图,从图中可以看出有1对时钟接口,两个8对数据接口(DA与DB),每对数据接口分别在时钟的上升沿与下降沿采样,经过一个时钟周期可以捕获16位数据。

41bdb2d2-d648-11ec-bce3-dac502259ad0.pngADS42LB69的DDR模式时序图

SelectIO GUI配置

  根据以上对ads42lb69的了解,就可以轻松的配置SelectIO IP的GUI界面了。

首先时钟接口与数据接口都是input,该时钟信号与RF模块时钟必须保持同源,以保证系统的相性。由于ads42lb69采用DDR模式,且所有数据引脚都是并行,所以不选择串并转换器SERDES。

421accb0-d648-11ec-bce3-dac502259ad0.pngData Bus Setup界面

  由于数据时钟来源于ads42lb69引脚,故选择外部时钟,而非FPGA内部时钟。

4237ac4a-d648-11ec-bce3-dac502259ad0.pngClock Setup界面

  在实际处理高速数据时,往往存在由于布局布线导致的数据引脚之间的延时不相同,可以通过在每个数据引脚添加idelay、delayctrl模块对齐进行微调。或者,存在数据引脚与时钟引脚之间不对齐,通常对时钟引脚添加idelay、delayctrl模块对其进行微调。

42692158-d648-11ec-bce3-dac502259ad0.pngData And Clock Delay界面

  IP生成之后,通过右击选择Open IP Example Design进行仿真以加强理解,在线DEBUG调试延时模块,以达到设计要求。

审核编辑 :李倩

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 芯片
    +关注

    关注

    455

    文章

    50735

    浏览量

    423293
  • adc
    adc
    +关注

    关注

    98

    文章

    6496

    浏览量

    544499
  • 时序
    +关注

    关注

    5

    文章

    387

    浏览量

    37322

原文标题:基于SelectIO的高速ADC时序实现

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    高速adc与低功耗adc的区别

    在现代电子系统中,模数转换器(ADC)是将模拟信号转换为数字信号的关键组件。随着技术的发展,对ADC的需求也在不断变化。一方面,高速ADC能够快速处理信号,适用于需要快速响应的应用;另
    的头像 发表于 11-19 16:10 379次阅读

    问能否通过GUI软件使得ADC3664EVM在每一个FCLK期间都重复输出同样的值呢?

    ADC在FCLK期间都重复输出相同的数据,我才可以用FPGA的selectio IP核进行相关的移位校准使得数据经过FPGA串并转换后所得出来的数据就是01001000111010(selectio
    发表于 11-19 08:11

    高速ADC设计中采样时钟影响的考量

      在使用高速模数转换器 (ADC) 进行设计时,需要考虑很多因素,其中 ADC 采样时钟的影响对于满足特定设计要求至关重要。关于 ADC 采样时钟,有几个指标需要了解,因为它们将直接
    的头像 发表于 11-13 09:49 501次阅读
    <b class='flag-5'>高速</b><b class='flag-5'>ADC</b>设计中采样时钟影响的考量

    高速运放用于ADC前置缓冲驱动

    高速运放用于ADC前置缓冲驱动
    的头像 发表于 11-09 01:07 189次阅读
    <b class='flag-5'>高速</b>运放用于<b class='flag-5'>ADC</b>前置缓冲驱动

    驱动高速ADC:电路拓扑和系统级参数

    电子发烧友网站提供《驱动高速ADC:电路拓扑和系统级参数.pdf》资料免费下载
    发表于 10-18 09:22 0次下载
    驱动<b class='flag-5'>高速</b><b class='flag-5'>ADC</b>:电路拓扑和系统级参数

    高速ADC与FPGA的LVDS数据接口中避免时序误差的设计考虑

    电子发烧友网站提供《高速ADC与FPGA的LVDS数据接口中避免时序误差的设计考虑.pdf》资料免费下载
    发表于 10-15 09:50 5次下载
    <b class='flag-5'>高速</b><b class='flag-5'>ADC</b>与FPGA的LVDS数据接口中避免<b class='flag-5'>时序</b>误差的设计考虑

    高速数据采集系统的时序设计与信号完整性分析

    电子发烧友网站提供《超高速数据采集系统的时序设计与信号完整性分析.pdf》资料免费下载
    发表于 09-20 11:34 0次下载

    高速数据接口适用于半导体测试中的精密高速ADC

    电子发烧友网站提供《高速数据接口适用于半导体测试中的精密高速ADC.pdf》资料免费下载
    发表于 09-07 11:07 0次下载
    <b class='flag-5'>高速</b>数据接口适用于半导体测试中的精密<b class='flag-5'>高速</b><b class='flag-5'>ADC</b>

    高速ADC中通过校准改进SFDR

    电子发烧友网站提供《在高速ADC中通过校准改进SFDR.pdf》资料免费下载
    发表于 08-30 10:59 0次下载
    在<b class='flag-5'>高速</b><b class='flag-5'>ADC</b>中通过校准改进SFDR

    ADC12D1800 12位、单通道3.6 GSPS超高速ADC数据表

    电子发烧友网站提供《ADC12D1800 12位、单通道3.6 GSPS超高速ADC数据表.pdf》资料免费下载
    发表于 07-22 10:12 0次下载
    <b class='flag-5'>ADC</b>12D1800 12位、单通道3.6 GSPS超<b class='flag-5'>高速</b><b class='flag-5'>ADC</b>数据表

    电源时序器属于控制继电器吗

    电源时序器和控制继电器是两种不同的电子设备,电源时序器通过控制继电器实现对电源设备的顺序控制,而控制继电器则用于实现电路的通断控制。电源时序
    的头像 发表于 07-08 14:30 547次阅读

    替换AD9208,国产ADC可用于高速采集电路

    替换AD9208,国产ADC可用于高速采集电路
    的头像 发表于 07-08 09:57 1046次阅读
    替换AD9208,国产<b class='flag-5'>ADC</b>可用于<b class='flag-5'>高速</b>采集电路

    轻松实现复杂的电源时序控制

    微控制器、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、模数转换器(ADC)以及以多个电压轨供电的其他器件都需要电源时序控制。这些应用通常要求,内核和模拟模块在数字输入/输出(I/O)轨
    的头像 发表于 06-26 08:24 1087次阅读
    轻松<b class='flag-5'>实现</b>复杂的电源<b class='flag-5'>时序</b>控制

    Xilinx SelectIO资源内部的IDELAYE2应用介绍

    本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入芯片内部之前,进行延时调节,一般高速端口信号由于走线延时等原因,需要通过IDELAYE2原语对数据做微调,
    的头像 发表于 04-26 11:33 1976次阅读
    Xilinx <b class='flag-5'>SelectIO</b>资源内部的IDELAYE2应用介绍

    foc单电阻采样时序的软件实现

    FOC(Field-Oriented Control,磁场定向控制)是一种用于交流电机控制的方法,在许多应用中被广泛采用。FOC单电阻采样时序是FOC控制中的一种方法,可以通过软件实现。本文将详细
    的头像 发表于 12-28 14:46 1727次阅读