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Johnson约翰逊计数器Verilog实现

FPGA之家 来源:FPGA之家 作者:FPGA之家 2022-06-15 09:27 次阅读


问题:实现 N Johnson Counter

当 N = 4 时,输出应该是

0000 -> 1000 -> 1100 -> 1110 ->

1111-> 0111 ->0011-> 0001 ->

0000 ->...

如下图所示,扭环形(约翰逊)计数器最后一个触发器的输出取反~Q3,然后输入回第一个触发器的输入 D(0)= ~Q(N-1),其余触发器的输入来自前级的输出 D(i+1) = Q(i)。

D(0)= ~Q(N-1)

D(i+1) = Q(i)

b0517284-ec45-11ec-ba43-dac502259ad0.png

Johnson 约翰逊计数器Verilog 实现

Verilog HDL写一个8-bitJohnson计数器,N = 8。


module johnson#(      parameter N=8)(      input clk,      input rst_n,      output reg [N-1:0] q); 
always @ (posedge clk,negedge rst_n)begin    if(!rst_n)q<= {N{1'b0}};    elseif(!q[0])        q <= {1'b1,q[N-1:1]};else        q <= {1'b0,q[N-1:1]};endendmodule

仿真图:

b09c5fb0-ec45-11ec-ba43-dac502259ad0.png

b0cb24f8-ec45-11ec-ba43-dac502259ad0.png

第二种:


module johnson#(      parameter N=8)(      input clk,      input rst_n,      output reg [N-1:0] q); 
always @ (posedge clk,negedge rst_n)begin    if(!rst_n)q<= {N{1'b0}};    elseq<= {~q[0], q[N-1:1]};endendmodule

Johnson 约翰逊计数器

(1)扭环形计数器约翰逊计数器,每次状态变化时仅有一个触发器发生翻转,译码不存在竞争冒险,在nn≥3)位计数器中,使用2n个状态,有2^n-2n个状态未使用;

(2)环形计数器,正常工作时所有触发器中只有一个是1(或0)状态,n个数需要n个触发器,状态利用率低;

(3)n寄存器线性反馈移位寄存器LFSR可以产生的最长的随机序列是2^n−1长度(m序列)LFSR常被用来生成m序列,也可产生和校验CRC

b1057432-ec45-11ec-ba43-dac502259ad0.png

b138be14-ec45-11ec-ba43-dac502259ad0.png

b14a18a8-ec45-11ec-ba43-dac502259ad0.png

审核编辑 :李倩


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原文标题:FPGA/数字IC笔试题——Verilog实现 N 位 Johnson Counter【约翰逊计数器】【扭环形计数器】

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

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