AXI4-Stream去掉了地址项,允许无限制的数据突发传输规模;
二、握手机制
只有当VALID和READY同时为高时,才能进行传输。
VALID和READY信号的先后顺序有一下三种形式:
2.1VALID早于READY信号
2.2READY信号早于VALID信号
2.3 VALID信号与READY信号同时
三、基本事务
AXI4-Stream跟AXI4的区别就是AXI4-Stream去除了地址线,这样就不涉及读写数据的概念了,只有简单的发送与接收说法,减少了延时。由于AXI4-Stream协议(amba4_axi4_stream_v1_0_protocol_spec.pdf)没有时序图,因此,我使用XILINX公司的产品指导手册(pg007_srio_gen2_v3_1.pdf)里的一个时序图来演示AXI4-Stream各个信号的关系。如下图所示:
上图中,tready信号一直处于高电平,表示从设备做好了接收数据准备。tvalid变为高电平的同时,tdata、tkeep、tuser也同时进行发送。在tdata最后一个字节数据时,tlast发送一个高电平脉冲。数据发送完成后,tvalid变为低电平。这样一次传输就完成了。
审核编辑 :李倩
-
信号
+关注
关注
11文章
2684浏览量
75765 -
Stream
+关注
关注
0文章
20浏览量
7932
原文标题:AXI4-Stream协议总结
文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。
发布评论请先 登录
相关推荐
Xilinx FPGA 1/4/8通道PCIe-DMA控制器IP,高性能应用介绍
Xilinx高性能PCIe DMA控制器IP,8个DMA通道
![Xilinx高性能PCIe DMA控制器IP,8个DMA通道](https://file1.elecfans.com/web2/M00/C1/7A/wKgaomXWuwqAPuWtAAE4N660yig790.png)
Xilinx FPGA NVMe控制器,NVMe Host Controller IP
![Xilinx FPGA NVMe控制器,NVMe Host Controller IP](https://file1.elecfans.com/web2/M00/BC/23/wKgaomWY6TSAQxCQAAK-9HMXcTI586.png)
漫谈AMBA总线-AXI4协议的基本介绍
![漫谈AMBA总线-<b class='flag-5'>AXI</b>4<b class='flag-5'>协议</b>的基本介绍](https://file1.elecfans.com/web2/M00/BD/DA/wKgaomWnVkaAB6TtAABMpZn6Nys172.png)
AXI总线协议总结
XILINX FPGA IP之AXI Traffic Generator
![XILINX FPGA IP之<b class='flag-5'>AXI</b> Traffic Generator](https://file1.elecfans.com/web2/M00/B2/60/wKgZomVfBy6AenGeAAJVXvDnUFY178.jpg)
关于TCP/IP协议的知识总结
![<b class='flag-5'>关于</b>TCP/IP<b class='flag-5'>协议</b>的知识<b class='flag-5'>总结</b>](https://file1.elecfans.com/web2/M00/AD/3C/wKgZomVAeVyAEJ3JAAAu_Ee4DAI778.png)
什么是AXI?AXI如何工作?
![什么是<b class='flag-5'>AXI</b>?<b class='flag-5'>AXI</b>如何工作?](https://file1.elecfans.com/web2/M00/A6/45/wKgaomUTis2AEVhjAAAYuCngcRM785.png)
LogiCORE IP AXI4-Stream FIFO内核解决方案
![LogiCORE IP <b class='flag-5'>AXI4-Stream</b> FIFO内核解决方案](https://file1.elecfans.com/web2/M00/A5/FA/wKgaomUQ-5uAHmVoAAAOIZxPCIM239.png)
评论