大型多GHz时钟树中的时钟偏移

介绍

大型时钟树通过多个时钟设备、使用多种传输线类型以及跨多个板和同轴电缆来路由时钟信号的情况并不少见。即使遵循最佳实践，这些媒体中的任何一种都可能引入大于 10 ps 的时钟偏移。然而，在某些应用中，希望所有时钟信号都实现小于 1 ps 的偏移。其中一些应用包括相控阵、MIMO、雷达、电子战 （EW）、毫米波成像、微波成像、仪器仪表和软件定义无线电 （SDR）。

本文确定了设计过程、制造过程和应用环境中可能导致 1 ps 或更多时钟偏移的几个关注领域。关于这些关注领域，将提供一些建议、示例和经验法则，以帮助读者直观地了解时钟偏差错误的根本原因和幅度。

传输线的延迟方程

提供了一个方程列表，用于估计单个时钟路径的传播延迟 （τpd） 和多个时钟路径的增量传播延迟 （Δτpd） 或环境条件的变化。在大型时钟树应用中，时钟走线之间的 Δτpd 是整个系统时钟偏差的一部分。公式 1 和公式 2 提供了控制传输线 τpd 的两个主要变量：传输线的物理长度 （？） 和有效介电常数 （？eff）。参考公式 1，vp 表示传输线相速度，VF 表示速度因子 （%），c 表示光速 （299，792，458 m/s）。

传输线介电材料具有随温度变化的特性。介电常数的温度系数 （TCDk） 通常以百万分之几 （ppm） 与温度的相变 （Δ？ppm） 曲线图形式提供，其中 Δ？ppm 值将所需温度下的相位与所需温度下的相位进行比较参考温度，通常为 25°C。对于已知的温度、Δ？ppm 和传输线长度，公式 4 估计了传播延迟相对于参考温度的变化。

同轴电缆介电材料具有随电缆弯曲而变化的特性。电缆弯曲的半径和角度决定了有效介电常数的变化。通常，这是通过比较特定电缆弯曲与直线电缆的相位来提供相位变化 （Δθdeg）。对于已知的 Δ？deg、信号频率 （f） 和电缆弯曲，公式 5 估计传播延迟的变化。

延迟变化注意事项

输电线路选择

建议：为获得多条走线之间的最佳延迟匹配结果，请匹配走线长度和传输线类型。

经验法则：

两条走线长度之间 1 mm 的差异相当于 Δτpd ~6 ps（两条走线长度之间的 6 mil 差异相当于 Δτpd ~1 ps）。

带状线比微带或导体支持的共面波导 （CB-CPW） 慢约 1 ps/mm。

不同的传输线类型产生不同的 ？eff 和 vp。使用公式 2，这意味着相同物理长度的不同传输类型具有不同的 τpd。表 1 和图 1 提供了三种常见传输线类型（CB-CPW、微带线和带状线）的仿真结果，突出了 ？eff、vp 和 τpd 的差异。该模拟估计 10 cm CB-CPW 迹线的 τpd 比相同长度的带状线迹线大 100 ps。使用 Rogers Corporation 的微波阻抗计算器生成模拟。

表 1. 图 1 的 Rogers 4003C 仿真结果

Rogers 4003C 的相对磁导率 （Δr），也称为介电常数 （Dk），为 3.55。在表 1 中，注意 CB-CPW 和微带线具有较低的 ？eff，因为它们暴露在空气中，其 ？r = 1。

匹配传输线类型。

并非总是可以在同一层或使用相同的传输线类型路由所有延迟匹配的信号。表 2 提供了为不同走线选择传输线类型的一些通用注意事项。如果需要为不同的传输线类型匹配 τpd，最好使用电路板模拟工具，而不是手动计算和经验法则。

表 2. 广义传输线注意事项

传输线通孔

建议：如果信号路径有过孔，请记住在计算传播延迟时包括两个相关信号层之间的过孔长度。

对于粗略的传播延迟计算，假设连接两个信号层的通孔长度与传输线具有相同的相速度。例如，连接 62 mm 厚板的顶部和底部信号层的通孔将导致额外的 τpd ~10 ps。

相邻迹线、差分和单端信号建议：迹线之间至少保持一个线宽，以避免 ？eff 发生显着变化。

经验法则：

100 Ω 差分信号（奇模式）比 50 Ω 单端信号快。

紧密间隔的同相 50 Ω 单端信号（偶数模式）比单个 50 Ω 单端信号慢。

间隔很近的相邻走线的信号方向会改变 Δeff，从而改变等长走线之间的延迟匹配。图 2 和表 3 提供了两条边缘耦合微带走线与单个微带走线的仿真。该仿真估计两条 10 cm 边缘耦合偶模走线的 τpd 比单独的单条走线大 16 ps相同的长度。

当试图将单端 τpd 与差分 τpd 匹配时，模拟两条路径的相速度很重要。在时钟应用中，当尝试发送与差分参考或时钟信号时间对齐的 CMOS 同步或 SYSREF 请求信号时，可能会发生这种情况。增加差分信号路径之间的间距会在差分信号和单端信号之间产生更紧密的相速度匹配。然而，这是以差分信号的共模噪声抑制为代价的，它将时钟抖动保持在最低限度。

同样重要的是要指出紧密间隔的同相信号（偶模）会增加 Δeff，从而导致更长的 τpd。当单端信号的多个副本紧密地路由在一起时，就会发生这种情况。

表 3. 相邻迹线与隔离迹线

相邻迹线与隔离迹线。

延迟匹配与频率

建议：为尽量减少与频率相关的延迟匹配误差，请选择低 Dk、低耗散因数 （DF） 材料（Dk 《3.7，DF 《0.005）。DF 也称为损耗角正切 （tan δ）（参见公式 6）。对于多 GHz 迹线，避免使用包含镍的电镀技术。

由于抵消变量，将信号延迟与不同频率信号的皮秒级匹配具有挑战性。图 3 显示，随着频率的增加，介电常数通常会降低。根据上面的等式 1 和 2，随着频率的增加，这种行为会产生更小的 τpd。根据公式 3 和图 3，1 中的 Roger 材料，10 cm 迹线上 1 GHz 和 20 GHz 正弦波之间的 Δτpd 大约为 4 ps。

图 3 还显示信号衰减随着频率的增加而增加，与基音相比，方波的高次谐波衰减更大。这种过滤发生的程度将导致不同级别的上升 （τR） 和下降 （τF） 时间。τR 或 τF 的变化将波形作为总延迟的变化呈现给接收设备的时钟输入，总延迟由迹线的 τpd 和信号的 τR/2 或 τF/2 组成。此外，不同频率的方波也可能具有不同的群延迟。由于这些原因，在估计不同频率之间的延迟匹配时，方波比正弦波更具挑战性。

要更好地了解衰减（以 dB/ft 为单位的 α）与频率的关系，请参阅公式 7 和公式 8 以及本文中提供的参考资料 2、3、4、5，其中介绍了损耗角正切 （δ） 和皮肤影响。这些参考文献中的一个关键点是趋肤效应减小了公式 8 中的面积 （A），从而增加了线路电阻 （R）。3 为避免在高频时由于趋肤效应导致过度衰减，请避免使用镍的电镀技术，例如金 （SMOG） 和化学镀镍浸金 （ENIG） 上的阻焊层。4，5 避免镍的电镀技术的一个例子是裸铜上的阻焊层 （SMOBC）。总而言之，选择低 Dk/DF 材料，避免使用镍的电镀技术，并在关键走线上运行板级延迟仿真，以改善不同频率的延迟匹配。

Dk 和 DF 与频率的关系。1

延迟匹配与温度

建议：为 PCB 和电缆选择温度稳定的介电材料。温度稳定的电介质通常具有 Δδppm 《50 ppm。

介电常数随温度变化，这会导致传输线的 τpd 发生变化。公式 4 计算介电常数随温度变化的 Δτpd。

通常，PCB 材料分为两类：编织玻璃 （WG） 或无纺玻璃。由于玻璃的 Dk = 6，机织玻璃材料通常更便宜并表现出更高的 Dk。图 4 比较了各种不同材料的 Dk 变化。图 4 突出显示，一些 PTFE/WG 基材料在 10°C 和 25°C 之间具有陡峭的 TCDk。

使用公式 3 和图 4，表 4 计算了不同 PCB 材料上 10 cm 带状线迹线在 25°C 至 0°C 温度变化时的 Δτpd。在需要在不同温度下跨多条迹线匹配 τpd 的系统中，PCB 材料选择会导致 10 cm 迹线之间的 τpd 失配数皮秒。

同轴电缆电介质也有类似的 TCDk 问题。同轴电缆长度通常远大于 PCB 走线长度，这将导致随温度变化的 Δτpd 大得多。当温度从 25°C 变为 0°C 时，使用具有相同特性（如表 4 第 2 列所示）的两条 1 米长的电缆会产生 25 ps 的 τpd 失配。

表 4 假设 10 cm 迹线长度的温度恒定。在实际情况中，温度在走线或同轴电缆的长度上可能不是恒定的，这使得分析比上面讨论的情况更复杂。

变化与温度.1

表 4. 10 cm 带状线的 Δτpd，25°C 至 0°C

延迟匹配电缆

建议：了解购买延迟匹配电缆与校准程序的开发成本之间的成本权衡，以电子方式调整延迟失配。

根据作者的经验，比较来自同一供应商的相同长度和材料的同轴电缆会导致 5 ps 到 30 ps 范围内的延迟失配。根据与电缆供应商的讨论，该范围是电缆切割、SMA 安装和 Dk 的批次间变化期间发生变化的结果。

许多同轴电缆制造商在 1 ps、2 ps 或 3 ps 的预定匹配延迟窗口内提供相位匹配电缆。电缆的价格通常会随着延迟匹配精度的提高而增加。为了制造 《3 ps 延迟匹配电缆，制造商通常在其电缆制造过程中添加几个延迟测量和电缆切割步骤。对于电缆制造商来说，这些增加的步骤会导致制造成本和产量损失的增加。

延迟匹配与电缆弯曲

建议：在选择电缆材料时，请了解温度引起的延迟偏移与电缆弯曲引起的延迟偏移之间的权衡。

弯曲同轴电缆会导致不同的信号延迟。电缆供应商数据表通常指定特定弯曲半径和频率下 90° 弯曲的相位误差。例如，8° 的相位变化可以指定为在 18 GHz 时弯曲 90°。使用公式 5，这大致计算为 1.2 ps 延迟。

延迟匹配与 SMA 安装和选择PCB 边缘安装 SMA 安装的变化会增加时钟路径之间的延迟失配，如图 5 所示。这种性质的误差通常不会被测量，因此难以量化。但是，可以合理地假设这可能会在时钟路径之间增加 1 ps 到 3 ps 的延迟失配。

SMA 安装延迟不匹配。

控制 SMA 安装导致的延迟失配的一种方法是选择具有对齐功能的 SMA，如图 6 所示。

由于具有对齐功能的 SMA 通常指定用于比没有对齐功能的 SMA 更高的频率，因此需要权衡取舍，因此成本更高。SMA 供应商通常为更高频率的 SMA 提供推荐的 PCB 到 SMA 发射板布局。仅此推荐的布局可能值得额外的价格，因为它可以节省电路板修订，尤其是在时钟频率 》 5 GHz 的情况下。

具有对齐功能的 SMA。

跨多个 PCB 的延迟匹配

建议：了解购买具有良好控制的批次间 ？r 的 PCB 材料与校准程序的开发成本之间的成本权衡，以通过电子方式调整延迟失配。

试图在多个 PCB 上的迹线之间匹配 τpd 会增加几个错误来源。上面讨论了四个误差源：延迟匹配与温度；延迟匹配电缆；延迟匹配与电缆弯曲；和延迟匹配与 SMA 安装和选择。第五个误差来源是多个 PCB 之间的 ？r 工艺变化。联系 PCB 制造商了解 ？r 的工艺变化。

例如，FR-4 的 Δr 可以在 4.35 到 4.8.6 之间变化。对于不同 PCB 上的 10 cm 带状线迹线，该范围的极端值可能产生 35 ps Δτpd。其他 PCB 材料数据表为 ？r 提供了较小的典型范围。例如，Rogers 4003C 的数据表规定 ？r 范围为 3.38 ± 0.05。对于不同 PCB 上的 10 cm 带状线迹线，该范围的极端值将可能的 Δτpd 降低到 9 ps。

时钟 IC 引起的时钟偏移

建议：考虑更新的 PLL/VCO IC，包括 《1 ps 的偏移调整。

过去，数据转换器时钟由多个输出时钟设备生成。这些时钟器件的数据表规定了器件的时钟偏移，通常范围为 5 ps 至 50 ps，具体取决于所选的 IC。据作者所知，在撰写本文时，没有一款多输出 GHz 时钟 IC 能够根据每个输出调整时钟延迟。

随着 》6 GHz 的数据转换器时钟频率变得越来越普遍，单输出或双输出 PLL/VCO 将成为首选时钟。单输出 PLL/VCO 时钟 IC 架构的优势在于正在开发的方法可以以 《1 ps 的步长调整参考输入到时钟输出的延迟。以每个时钟为基础调整参考输入到输出延迟的能力允许最终用户执行系统级校准，以将时钟偏移降至 《1 ps。这种系统级时钟偏差校准有可能放松本文讨论的所有 PCB、电缆和连接器延迟匹配问题，从而降低系统的整体 BOM 成本。

结论

已经讨论了可能的延迟变化和延迟失配的几个来源。已经表明，Δeff 可能随温度、频率、工艺、传输线类型和线间距而变化。还表明，通过同轴电缆连接的多 PCB 设置会产生额外的延迟变化源。在选择材料以最大限度地减少大型时钟树中的时钟偏差时，了解不同的 PCB 和电缆 ？r 如何随温度、工艺和频率变化非常重要。考虑到所有这些变量，如果不进行某种偏斜校准，将很难设计具有 《10 ps 偏斜的大型时钟。此外，购买 PCB 材料、同轴电缆和 SMA 连接器以最大限度地减少时钟偏差会增加大量材料成本。为了帮助简化校准方法并降低系统成本，

表 5 提供了本文档中讨论的建议的摘要，以尽量减少时钟偏差。

表 5. 按主题最小化时钟偏差的总结建议

审核编辑：郭婷