利用CTLE和时间交错闪存ADC来降低ADC分辨率

CTLE 电路与闪存 ADC 尺寸和数量的正确平衡在最大限度地减少 ADC 位以实现最小面积和功耗方面发挥着关键作用。

最先进的每秒 112 吉比特 （Gbps） 长距离 （LR） SerDes PHY 的设计要求将模数转换器 （ADC） 的位数降至最低，以实现整个系统占用最小的面积和消耗最小的功率。为此，利用连续时间线性均衡 （CTLE） 的值来减少 ADC 面积和功耗。由于采用了交错式 ADC（如闪存），因此 ADC 面积和功率随 ADC 通道的数量而变化。

此外，112-Gbps LR SerDes PHY 必须在 CTLE 输入附近包含一个静电放电 （ESD） 网络，以保护接收器输入。必须设计该电路块，以便为 SoC 和网络系统设计人员提供最高的可靠性。在这里，将 ESD 网络置于 ADC 内部是没有意义的，因为 CTLE 的存在对于优化设计至关重要。CTLE 的输入在芯片外，因此需要提供 ESD 以防止设备处理造成的损坏。

CTLE 由一个终端块（电阻器）、一个用于减少大信号进入 ADC 的衰减器、一个用于减少符号间干扰 （ISI） 的高频升压块组成在 ADC 输入端、直流偏移消除器和基线漂移消除器。所有这些共同减少了 ADC 的面积和功耗，同时保持了链路性能。

这些电路及其序列用于降低所需的 ADC 分辨率。这是为什么？好吧，在确定 ADC 分辨率时，最重要和绝对的特性是 ADC 的动态范围。这被定义为 ADC 可以接受的最大电压与预期在输入端看到的最小电压之比。

这两个值在电压上相差越远，相对而言，ADC 越大，价格也越高。事实证明，CTLE 是降低 ADC 动态范围的主要因素。这允许具有最佳 ADC 位数的高度可接受的系统性能。

深入研究 CTLE 并减少位数

让我们从终端网络开始。在 CTLE 的输入端，终端为 SoC 和网络系统设计人员提供差分 100 欧姆 （Ω）。一个控制良好的电阻器有助于减小动态范围。由于电阻器已校准，因此输入电压摆幅不会因电阻器的工艺或温度变化而变化。在Rambus中，电阻器被修整为最佳值，这使 CTLE 输入端的输入信号电压电平保持非常稳定。

接下来，考虑 CTLE 第一级的衰减器。如果远端发射器物理上靠近输入，或者如果线路非常小，则发射器的输入不会因信道损耗而显着衰减。如果设计不当，进入接收器的这个巨大信号可能会使 ADC 的输入过载。添加一个额外的 ADC 位可以补偿这种过载。然而，使用一个简单的衰减器，可以在 CTLE 之前减少输入信号，这样 ADC 就不需要那个额外的位。衰减器通常由分压器电路构成。

高频升压级是信号链中的第二个 CTLE 模块。这会减少来自通道的 ISI 量，进而减少 ADC 输入所需的动态范围。高频升压级之所以这样做，是因为在 ADC 输入之前去除了一些 ISI。

在 ADC 输入端执行均衡还有另一个优点。ADC 引入的相对于 ISI 的量化噪声降低了。这意味着接收器的 DSP 中的高频噪声增强较少，因为在 ADC 之前执行了一些均衡。

接下来是可变增益放大器（VGA）；DSP 在启动时设置其值，并在链接处于活动状态时保持不变。VGA 增加了高频升压级输出信号的输入电压。这样做的方式是它始终占据 ADC 的整个动态范围。

在 VGA 之后，是 DC 偏移消除器。上面讨论的 CTLE 模块是模拟电路，所有这些电路都有自然缺陷，导致它们产生 DC 偏移。DC 偏移消除器允许使用 ADC 的中心范围，从而可以最大化 ADC 的动态范围。

最后，还有基线漂移消除器。这是因为 SoC 或网络系统设计人员可能要求在发送器和接收器之间包含一个 DC 模块。在 DC 模块的情况下，需要在 ADC 输入处恢复 DC 值，而基线漂移消除器会执行此操作。

因此，当所有这些功能结合在一起时，所需的 ADC 位数可以显着减少多达三个。如果应用所有这些功能，最终结果是使用 5 位 ADC 获得与使用 8 位 ADC 相同的整体系统链路性能。

为什么这些位很重要？

为什么我们要消除这些位？为了说明原因，我们以闪存 3 位 ADC 为例，如图 2 所示。ADC 采用多个比较器，均由单个时钟驱动。输入信号与所有比较器进行比较。有 2 b - 1 个比较器，其中 b 是位数。在这个 3 位 ADC 中，有 7 个比较器（2 3 − 1 为 7）。

Flash ADC 速度快且具有良好的稳定性，可实现高度可接受的接收器性能；但是，它们可能具有高输入电容，参考发生器可能很复杂，并且需要设计与系统数字部分的高速接口。

要将位数增加 1，ADC 中的比较器数量需要加倍。结果，这使 ADC 的大部分面积翻了一番。类似地，比较器的数量增加，增加了功率。此外，解码器需要有两倍多的状态并且还会增长。因此，当分辨率增加一倍时，就会产生级联效应，使面积、功率和输入电容增加一倍。

这也意味着 ADC 更难驱动，需要 CTLE 提供更大的驱动强度。此外，必须添加两倍的参考电压，以使参考电压发生器增加。增加 ADC 输出的位数会在整个 DSP 中产生涟漪，从而需要数据路径中的更多位，这会增加数字逻辑的面积和功耗。

由于 ADC 的输出数据，数字数据管道变得更宽。对于添加的每一位，必须在 DSP 中添加另一位以接收来自 ADC 的信号。简而言之，分辨率每增长一位，设计的尺寸就会翻倍，也称为随分辨率的几何增长，对于闪存 ADC 尤其如此。

减少闪存 ADC 面积和功耗

的技术 公平地说，闪存 ADC 引入了减少其面积和功耗的设计技术。两种常见的技术被称为折叠和插值。折叠技术允许我们在 ADC 的动态范围内重复使用一组比较器两次，而不是使用一组来确定所有电平。这种技术减少了比较器的数量并节省了面积和功率。

在插值的情况下，取相邻比较器之间的平均值，以减少前置放大器的数量。插值的主要优点是减少 ADC 的输入电容。

另一种技术是执行可变分辨率，其中不使用的比较器被关闭。例如，如果输入信号的电压非常低，则可以禁用高电平比较器以节省功率。然而，所有这些用于减轻面积和功耗的技术都有其缺点。每增加一点分辨率，设计难度、时间和风险都会增加。

扩展模拟信号

Flash ADC 消耗的面积和功率很重要，由于设计中采用的方式，它们必须显着减少。原因是 112 Gbps LR SerDes PHY 链路需要每秒 56 千兆样本。由于工艺技术速度的限制，不能使用单通道ADC。但是，有一个解决这个问题的方法。显示了一类称为时间交错的 ADC ，它采用多个通道。这类 ADC 有许多并行的闪存 ADC，而不仅仅是一个。这里的想法是在数字化之前及时拉伸模拟信号。

这些M个 ADC 以Fs的采样率并行运行，即采样率除以M。例如，如果我们每秒有 4 个 56 giga 样本，我们将有 7 GHz 乘以 8。因此，我们每秒总共有 56 个千兆样本。112-Gbps 收发器中没有一个 ADC，而是有许多并行的闪存 ADC。这些时间交错 ADC 的优点是并行速度比单独的单个闪存 ADC 快M倍。

这种 ADC 技术提供了所需的速度。但是，所有 ADC 通道都需要匹配。如果它们的偏移不匹配，则在 ADC 的输出端会产生模式噪声。这些是音调，这是一种减损性能。这些音调需要通过校准来消除。

此外，还包括采样时间误差。这是 ADC 应该采样的时间和它实际采样的时间之间的误差。这可以通过数字检测 ADC 输出的采样时间误差和微调 ADC 输入的采样时钟来校准。

如果交错通道的增益不匹配，也会出现增益不匹配。随着不同的M个通道循环通过，每个通道都将经历增益模式重复。这进一步降低了 ADC 性能。当然，数字校准电路可以检测到这种不匹配，并通过调整 ADC 基准来纠正它。此外，还有其他标准 ADC 损伤，包括抖动、热噪声和谐波失真。

当然，并行的闪存ADC越多，阵列就越复杂，设计和验证也就越困难。然而，最重要的是，它最好最大限度地减少交错的闪存 ADC 的数量。此外，尽可能并联使用最小的 ADC 至关重要。

结论

顶级 112-Gbps LR SerDes PHY 要求最大限度地减少 ADC 位数，从而通过减少比较器的数量和最大限度地减少 DSP 中携带的位数，为您的整个系统提供最小的面积和功耗。在这项设计工程工作中，CTLE 的价值开始发挥作用，以降低所需的 ADC 分辨率。

所有这些 CTLE 电路都有助于减少面积和功耗。通过提高动态范围，CTLE 电路在保持性能的同时减少了面积和功耗。在 112 Gbps 下使用的 ADC 类别极大地受益于交错更小、更低功耗的 ADC 通道。经验法则是使用正确大小和数量的通道，同时保持所需的覆盖范围和误码性能。

审核编辑：郭婷