0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

芯片设计之PLD静态时序分析

倩倩 来源:《IC设计与方法》 作者:《IC设计与方法》 2022-08-19 17:10 次阅读

静态时序分析在电路设计中的作用重要。

如果电路出现建立时间(根据网络资料理解:为将信号稳定建立,数据输入端信号保持稳定的最短时间)错误,电路工作速度变慢。

如果电路出现保持时间(根据网络资料理解:为使传递信号正确,输入信号保持稳定的最短时间,若保持时间错误,正确的输入信号会被其他输入信号覆盖或不能按时传输到对应位置,导致输入信号错误)错误,电路可能不能正常工作。

一个芯片电路通常包含四种类型的时序路径:

(1)从芯片内部的源D触发器(发送数据的触发器)开始,经过一系列数据云图(一系列组合逻辑电路),送达到芯片内部的目标D触发器的数据端。

(2)输入路径,从芯片的输入端,经过一系列数据云图,送达到芯片内部的D触发器。

(3)输出路径,芯片内部的D触发器,经过一系列数据云图,送达到芯片的输出端。

(4)信号从芯片输入端经过一系列组合逻辑电路达到芯片输出端,时钟信号对其不产生影响。

所有的时序分析均基于以上四种时序路径分析。归纳以上四种路径,所有的输入信号均来源于芯片输入端和时钟输入,所有的输出信号都输出到芯片输出端或下一个时序器件的输入端。

79074392-1ee7-11ed-ba43-dac502259ad0.png

图片来源:学堂在线《IC设计与方法》

Quarus Ⅱ工具(PLD设计工具,PLD是可编程器件,一种芯片的设计方式)有两种方式进行静态时序分析。

一种是自动化的方式,点击编译按钮,Quarus Ⅱ工具会自动完成包括静态时序分析、布局布线等工作。

另一种是手动的方式,在大型设计中,设计人员一般会采用手动方式进行静态时序分析。手动分析方式既可以通过菜单操作(个人理解:通过鼠标点击和键盘输入)进行分析,也可以采用Tcl脚本(工具控制语言,个人理解运用代码控制)进行约束和分析。

下图蓝框内为时序分析结果,需要关注的分析结果包括:时序分析约束的设置、芯片报告的总结、内部时钟率分析(芯片建立时间和保持时间的报告)、输入路径的建立时间和保持时间的报告、输出的TCO(时钟输出延迟)报告、组合逻辑路径延时报告。

7936e41c-1ee7-11ed-ba43-dac502259ad0.png

图片来源:学堂在线《IC设计与方法》

下图是时钟周期(Clock Period)的描述。

信号从源触发器(图中标有tco的黄色小矩形)输出到目标触发器(图中标有tsu的黄色小矩形)需经过内部组合电路B(图中标有B的圆形),经过内部组合电路B会产生延时。

时钟信号传递到源触发器会产生延时C,传递到目标触发器会产生延时E。因为传递到源触发器和目标触发器的路径不同,所以C和E不一定相同。

时钟信号到达触发器时,数据会经过tco(Clock to Out)的延时,再经过路径B(Data Delay)的延时,同时目标触发器需要tsu(Setup Time)的延时达到稳定。

除上述三个延时外,还需考虑时钟信号传递到触发器的延时。若E的延时大于C的延时,数据传输时间余量增多,其他条件不变,时钟周期(Clock Period)可以缩短。若C的延时大于E的延时,数据传输时间余量减少,其他条件不变,时钟周期(Clock Period)需要增加。

综上,时钟周期的描述公式如下图黄色矩形内的公式所示。芯片工作的最高频率为时钟周期的倒数。

7a4077ce-1ee7-11ed-ba43-dac502259ad0.png

图片来源:学堂在线《IC设计与方法》

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 电路设计
    +关注

    关注

    6679

    文章

    2470

    浏览量

    205995
  • 触发器
    +关注

    关注

    14

    文章

    2024

    浏览量

    61440
  • 时序
    +关注

    关注

    5

    文章

    392

    浏览量

    37489

原文标题:芯片设计相关介绍(31)——PLD静态时序分析

文章出处:【微信号:行业学习与研究,微信公众号:行业学习与研究】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    相关推荐

    集成电路设计中静态时序分析介绍

    本文介绍了集成电路设计中静态时序分析(Static Timing Analysis,STA)的基本原理、概念和作用,并分析了其优势和局限性。  
    的头像 发表于 02-19 09:46 129次阅读

    什么是PLD的定义和应用 PLD与FPGA的区别和联系

    PLD的定义和应用 一、PLD的定义 PLD(Programmable Logic Device)即可编程逻辑器件,是一种能够根据用户的需求和设计规格,通过内部的可编程连接和逻辑门阵列,灵活地组合
    的头像 发表于 02-01 10:35 374次阅读

    如何快速入门PLD电路设计

    1. 理解PLD的基本概念 PLD的定义 :PLD是一种可以通过编程来配置的集成电路,用于实现特定的数字逻辑功能。 PLD的类型 :包括FPGA(Field-Programmable
    的头像 发表于 01-20 09:48 229次阅读

    PLD设计流程的详细步骤

    PLD(Programmable Logic Device,可编程逻辑器件)设计流程是指从设计概念到最终实现的一系列步骤,用于创建和验证可编程逻辑器件的功能。 1. 需求分析(Requirement
    的头像 发表于 01-20 09:46 231次阅读

    PLD的优势与劣势分析

    PLD的优势 1. 环境可持续性 减少环境影响 :PLD考虑产品在其整个生命周期中对环境的影响,从原材料的选择到产品的最终处置。 资源节约 :通过优化设计,减少材料使用和能源消耗,降低生产成本,同时
    的头像 发表于 01-20 09:43 239次阅读

    如何选择合适的PLD型号

    在选择合适的PLD(可编程逻辑器件)型号时,需要考虑多个因素,以确保所选器件能够满足应用需求并具有成本效益。以下是一些关键的步骤和考虑因素: 一、明确应用需求 功能需求 :确定PLD需要实现的具体
    的头像 发表于 01-20 09:40 161次阅读

    PLD芯片的工作原理解析

    在现代电子设计领域,PLD芯片因其灵活性和可编程性而备受青睐。 1. PLD芯片概述 PLD芯片
    的头像 发表于 01-20 09:36 204次阅读

    TPS65950实时时钟时序补偿分析

    电子发烧友网站提供《TPS65950实时时钟时序补偿分析.pdf》资料免费下载
    发表于 10-29 10:01 0次下载
    TPS65950实时时钟<b class='flag-5'>时序</b>补偿<b class='flag-5'>分析</b>

    使用IBIS模型进行时序分析

    电子发烧友网站提供《使用IBIS模型进行时序分析.pdf》资料免费下载
    发表于 10-21 10:00 0次下载
    使用IBIS模型进行<b class='flag-5'>时序</b><b class='flag-5'>分析</b>

    时序逻辑电路故障分析

    时序逻辑电路的主要故障分析是一个复杂而重要的课题,它涉及电路的稳定性、可靠性以及整体性能。以下是对时序逻辑电路主要故障的全面分析,旨在帮助理解和解决这些故障。
    的头像 发表于 08-29 11:13 1242次阅读

    深度解析FPGA中的时序约束

    建立时间和保持时间是FPGA时序约束中两个最基本的概念,同样在芯片电路时序分析中也存在。
    的头像 发表于 08-06 11:40 906次阅读
    深度解析FPGA中的<b class='flag-5'>时序</b>约束

    FPGA 高级设计:时序分析和收敛

    今天给大侠带来FPGA 高级设计:时序分析和收敛,话不多说,上货。 这里超链接一篇之前的STA的文章,仅供各位大侠参考。 FPGA STA(静态时序
    发表于 06-17 17:07

    Xilinx FPGA编程技巧常用时序约束详解

    今天给大侠带来Xilinx FPGA编程技巧常用时序约束详解,话不多说,上货。 基本的约束方法 为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径以及异常路径为
    发表于 05-06 15:51

    Xilinx FPGA编程技巧常用时序约束详解

    今天给大侠带来Xilinx FPGA编程技巧常用时序约束详解,话不多说,上货。 基本的约束方法为了保证成功的设计,所有路径的时序要求必须能够让执行工具获取。最普遍的三种路径以及异常路径为
    发表于 04-12 17:39

    PLD/FPGA基本使用问题

    工作,是芯片有问题吗? 设计PLD/FPGA内部电路与设计74的分立电路是有区别的。这个问题是由于电路中的毛刺产生的。电路布线长短不同造成延时不一致,有竞争冒险,会产生毛刺。分立元件之间存在分布电容
    发表于 04-12 16:58