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inout连接不上如何解决呢

FPGA之家 来源:Spinal FPGA 作者:玉骐 2022-10-18 09:09 次阅读

0 引言

在SpinalHDL 1.7.0版本里,在仿真方面开始支持了VCS,这解决了在FPGA设计里采用Verilator时无法仿真厂商IP的问题。故此,前段时间尝试了把集成FPGA厂商DDR IP的测试。不曾想却遇到了一个从未遇到的错误。在DDR仿真里一般由控制器IP以及厂商的Memory Model组成,我将其各自封装成了一个Blackbox,而在集成的时候确过不去了。为简单起见,这里采用下面的代码示例:

pYYBAGNN_QOAUZpwAADq0jFVtd0259.jpg 

看起来似乎没啥毛病对吧,而且在之前写Verilog时候inout端口也是这么连接的。然而在运行的时候却报了下面的错误:

562b2456-4e76-11ed-a3b6-dac502259ad0.jpg

这错误类型我熟,但貌似明显我并没有犯这个错误啊…… 》解决之道

首先需要说明的是,这种使用场景也仅在仿真的时候会使用到,而真实的设计场景是不会有这么用的。但上面这个场景确实存在。在git上大神给出了下面的答复:

pYYBAGNN_SKASLJhAABiN7KMRXY343.jpg  

针对这种场景,这里给出一个解决方案,ddrWrapper重写如下:

poYBAGNN_TiAKexbAAB1BxCxqDI105.jpg

修改后即可达成我们想要的效果:

56375550-4e76-11ed-a3b6-dac502259ad0.jpg






审核编辑:刘清

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原文标题:踩坑系列——inout连接不上

文章出处:【微信号:zhuyandz,微信公众号:FPGA之家】欢迎添加关注!文章转载请注明出处。

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