0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

SystemVerilog中的电平敏感事件控制

芯片验证工程师 来源:芯片验证工程师 作者:芯片验证工程师 2022-12-12 09:58 次阅读

verilog中绝大多数使用的都是边沿敏感事件,例如@(posedge event)@(negedgeevent)

在SystemVerilog中使用电平敏感事件控制的语法关键词是“wait”。


“wait”不是去检测一个边沿事件的发生,而是去等待一个条件的满足,否则会一直仿真进程阻塞。

module level;
 int a;
 
 initial
 begin
 # 10; 
 wait (a == 1);
 $display($stime,,, "wait complete");
 end
 
 initial begin
 a = 1;
 end
endmodule

仿真log:

wait complete
V C S S i m u l a t i o n R e p o r t

在这个例子中,我们使用“wait”等待a的值为1,只要在语句“wait (a == 1);” 后面时间满足条件才会仿真继续执行。

因为在时间0,a赋值为1,所有在时间10就打印了“wait complete”。

但是,如果我们使用的是@(posedge a),实际上在这个例子当中是永远等待不到的。

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • Verilog
    +关注

    关注

    28

    文章

    1343

    浏览量

    109913
  • System
    +关注

    关注

    0

    文章

    165

    浏览量

    36828

原文标题:SystemVerilog中的电平敏感事件控制

文章出处:【微信号:芯片验证工程师,微信公众号:芯片验证工程师】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    SystemVerilog的Virtual Methods

    SystemVerilog多态能够工作的前提是父类的方法被声明为virtual的。
    发表于 11-28 11:12 670次阅读

    SystemVerilog的“const”类属性

    SystemVerilog可以将类属性声明为常量,即“只读”。目的就是希望,别人可以读但是不能修改它的值。
    发表于 11-29 10:25 2061次阅读

    SystemVerilog的联合(union)介绍

    SystemVerilog ,联合只是信号,可通过不同名称和纵横比来加以引用。
    的头像 发表于 10-08 15:45 1234次阅读
    <b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的联合(union)介绍

    组合逻辑的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发?

    如题,组合逻辑的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发?感觉两者说法都过的去,求正确的说法。
    发表于 06-08 11:00

    SystemVerilog的断言手册

    SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
    发表于 07-22 14:12 20次下载

    SystemVerilog对于process的多种控制方式

    Block,也就是语句块,SystemVerilog提供了两种类型的语句块,分别是begin…end为代表的顺序语句块,还有以fork…join为代表的并发语句块。
    的头像 发表于 09-14 10:27 1143次阅读

    SystemVerilog$cast的应用

    SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时,SystemVerilog要求这两个变量具有相同的数据类型。
    的头像 发表于 10-17 14:35 2760次阅读

    SystemVerilog的操作方法

    SystemVerilog提供了几个内置方法来支持数组搜索、排序等功能。
    的头像 发表于 10-31 10:10 2631次阅读

    SystemVerilog可以嵌套的数据结构

    SystemVerilog除了数组、队列和关联数组等数据结构,这些数据结构还可以嵌套。
    的头像 发表于 11-03 09:59 1534次阅读

    SystemVerilog的package

    SystemVerilog packages提供了对于许多不同数据类型的封装,包括变量、task、function、assertion等等,以至于可以在多个module中共享。
    的头像 发表于 11-07 09:44 1189次阅读

    SystemVerilog的struct

    SystemVerilog“struct”表示相同或不同数据类型的集合。
    的头像 发表于 11-07 10:18 2351次阅读

    SystemVerilog的Shallow Copy

    SystemVerilog的句柄赋值和对象复制的概念是有区别的。
    的头像 发表于 11-21 10:32 853次阅读

    SystemVerilog的Semaphores

    SystemVerilogSemaphore(旗语)是一个多个进程之间同步的机制之一,这里需要同步的原因是这多个进程共享某些资源。
    的头像 发表于 12-12 09:50 3268次阅读

    带你了解SystemVerilog的关联数组

    SystemVerilog,我们知道可以使用动态数组实现数组元素个数的动态分配,即随用随分
    的头像 发表于 06-09 09:46 7148次阅读
    带你了解<b class='flag-5'>SystemVerilog</b><b class='flag-5'>中</b>的关联数组

    Systemverilog的Driving Strength讲解

    systemverilog,net用于对电路连线进行建模,driving strength(驱动强度)可以让net变量值的建模更加精确。
    的头像 发表于 06-14 15:50 1455次阅读
    <b class='flag-5'>Systemverilog</b><b class='flag-5'>中</b>的Driving Strength讲解