在verilog中绝大多数使用的都是边沿敏感事件,例如@(posedge event)和@(negedgeevent)。
在SystemVerilog中使用电平敏感事件控制的语法关键词是“wait”。
“wait”不是去检测一个边沿事件的发生,而是去等待一个条件的满足,否则会一直仿真进程阻塞。
module level; int a; initial begin # 10; wait (a == 1); $display($stime,,, "wait complete"); end initial begin a = 1; end endmodule
仿真log:
wait complete V C S S i m u l a t i o n R e p o r t
在这个例子中,我们使用“wait”等待a的值为1,只要在语句“wait (a == 1);” 后面时间满足条件才会仿真继续执行。
因为在时间0,a赋值为1,所有在时间10就打印了“wait complete”。
但是,如果我们使用的是@(posedge a),实际上在这个例子当中是永远等待不到的。
审核编辑:汤梓红
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。
举报投诉
-
Verilog
+关注
关注
28文章
1328浏览量
109503 -
System
+关注
关注
0文章
162浏览量
36632
原文标题:SystemVerilog中的电平敏感事件控制
文章出处:【微信号:芯片验证工程师,微信公众号:芯片验证工程师】欢迎添加关注!文章转载请注明出处。
发布评论请先 登录
相关推荐
[启芯公开课] SystemVerilog for Verification
学快速发展,这些趋势你了解吗?SystemVerilog + VM是目前的主流,在未来也将被大量采用,这些语言和方法学,你熟练掌握了吗?对SoC芯片设计验证感兴趣的朋友,可以关注启芯工作室推出的SoC芯片
发表于 06-10 09:25
round robin 的 systemverilog 代码
大家好,我对一个 round robin 的 systemverilog 代码有疑惑。https://www.edaplayground.com/x/2TzD代码第49和54行是怎么解析呢 ?
发表于 03-14 19:16
组合逻辑中的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发?
如题,组合逻辑中的always后面的敏感事件表是高电平触发还是电平发生翻转的时候触发?感觉两者说法都过的去,求正确的说法。
发表于 06-08 11:00
做FPGA工程师需要掌握SystemVerilog吗?
在某大型科技公司的招聘网站上看到招聘逻辑硬件工程师需要掌握SystemVerilog语言,感觉SystemVerilog语言是用于ASIC验证的,那么做FPGA工程师有没有必要掌握SystemVerilog语言呢?
发表于 08-02 20:30
如何在SystemVerilog中为状态机的命令序列的生成建模
我们将展示如何在SystemVerilog中为状态机的命令序列的生成建模,并且我们将看到它是如何实现更高效的建模,以及实现更好的测试生成。
发表于 01-01 06:05
使用SystemVerilog来简化FPGA中接口的连接方式
FPGA中接口的连接方式。 也许很多FPGA工程师对SystemVerilog并不是很了解,因为以前的FPGA开发工具是不支持SystemVerilog的,导致大家都是用VHDL或者Verilog来
发表于 01-08 17:23
SystemVerilog Assertion Handbo
SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
发表于 07-22 14:08
•188次下载
SystemVerilog的断言手册
SystemVerilog Assertion Handbook1 ROLE OF SYSTEMVERILOG ASSERTIONSIN A VERIFICATION METHODOLOGY
发表于 07-22 14:12
•20次下载
SystemVerilog的正式验证和混合验证
手册的这一部分探讨了使用SystemVerilog进行验证,然后查看了使用SystemVerilog的优点和缺点。
发表于 03-29 10:32
•23次下载
SystemVerilog在硬件设计部分有哪些优势
谈到SystemVerilog,很多工程师都认为SystemVerilog仅仅是一门验证语言,事实上不只如此。传统的Verilog和VHDL被称为HDL(Hardware Description
![<b class='flag-5'>SystemVerilog</b>在硬件设计部分有哪些优势](https://file1.elecfans.com/web2/M00/A9/45/wKgaomUwoFCAH2AVAAIMtBAX5n0432.jpg)
评论