低功耗精密信号链应用最重要的时序因素是什么

本文介绍了在低功耗系统中降低功耗同时保持测量和监控应用所需的精度的时序因素和解决方案。它探讨了模拟前端时序、ADC时序和数字接口时序。它还将提供分析控制评估（ACE）定时工具的示例，以帮助系统设计人员和软件工程师可视化测量时序的影响或设置。第1部分首先概述两种主要的ADC类型，主要关注Σ-Δ架构。与SAR ADC架构相关的注意事项将在第2部分中介绍。

介绍

“时间至关重要”——这是一个古老的成语，可以应用于任何领域，但当应用于现实世界信号的采样时，它是我们工程学科的支柱。当试图降低功耗、满足时序目标并保持性能要求时，必须考虑在测量信号链、Σ-Δ或逐次逼近寄存器（SAR）中选择的ADC架构类型。一旦选择了特定的架构，系统设计人员就会创建获得必要系统性能所需的电路。此时，设计人员需要考虑其低功耗精密信号链最重要的时序因素。

图1.信号链时序考虑因素。

对速度的需求：低功率信号链的SAR或Σ-Δ？

我们将重点介绍测量带宽低于10 kHz的精密低功耗测量和信号（如温度、压力和流量）（有关更多详细信息，请参见精密低功耗），尽管本文中涵盖的许多主题都可以应用于更宽带宽的测量系统。

在探索低功耗系统时，从历史上看，设计人员会选择Σ-Δ型ADC来对慢速移动信号进行更高精度的测量。SAR被认为对于转换更多通道的高速测量更有用，但AD4630-24等新SAR正在进入传统上与Σ-Δ型ADC相关的高精度领域，因此这不是硬性规定。为了给出ADC架构的真实示例，在考虑与ADC信号链架构相关的时序时，我们看一下两种低功耗产品，即AD4130-8 Σ-Δ型ADC和AD4696 SAR ADC，如表1所示。

	AD4130-8	AD4696
建筑	Σ-Δ型ADC	合成孔径雷达
渠道	16	16
分辨率	24 位	16 位
最大速度	2.4 千米	1 兆微安全
电流消耗	转换：2.4 kSPS 时为 32 μA 待机：0.5 μA	转换：10 kSPS 时为 58 μA 待机：2 μA
低功耗特性	占空比先进先出	双SDO自动循环

采样频率还是输出数据速率？

SAR转换器对输入进行采样，并在已知时间点捕获信号电平。在初始采样（和保持）阶段之后，有一个转换阶段。获得结果所需的时间主要取决于采样频率。

Σ-Δ转换器以调制器频率采集样本。调制器过采样，采样速率远高于输入信号的奈奎斯特频率。额外的频率跨度允许噪声转移到更高的频率。然后，ADC在调制器输出端使用称为抽取的过程，降低采样速率以换取更高的精度。它是通过数字低通滤波器完成的，相当于时域平均。

由于技术达到转换结果的方式存在差异，因此基于 SAR 的文档将参考采样频率 （f样本），而Σ-Δ数据手册将侧重于输出数据速率（ODR）。我们将引导读者区分两者，因为我们更详细地讨论了有关时间的架构。

图2.A SAR （ƒ样本） 与西格玛增量 （ODR）。

对于在多个通道上执行一个转换的多路复用ADC，在所有通道上执行转换所需的时间（包括设置时间等）称为吞吐速率。

信号链的第一个时序考虑因素是偏置/激励传感器和为信号链上电所需的时间。电压和电流源必须打开，传感器偏置，并考虑启动时间规格。例如，对于基准电压引脚上的特定负载电容，AD4130-8片内基准电压源的开启时间为280 μs。片内偏置电压可用于激励传感器，其相关启动时间为每nF3.7 μs，但这取决于连接到模拟输入引脚的电容量。

在研究信号链中的上电时间后，我们需要考虑时序因素，具体取决于ADC架构。我们将从本文的下一部分开始，重点介绍在超低功耗应用中使用以Σ-Δ ADC为核心的测量信号链，以及与此类ADC相关的重要时序考虑因素。SAR和Σ-Δ信号链之间会有一些重叠，这会影响时序，例如使用旨在最小化微控制器交互时间的技术来实现系统级功耗的改进。当我们进入SAR ADC信号链时，这些将得到强调。

使用Σ-Δ型ADC时的信号链时序考虑因素

如果选择的ADC是Σ-Δ而不是SAR，则需要考虑一组特定的时序考虑因素。在研究信号链时，需要探索的主要领域是模拟前端时序、ADC时序和数字接口时序，如图1所示。

模拟前端时序注意事项

我们将从模拟前端（AFE）开始，分别关注这三个模块。AFE可能因设计类型而异，但有一些共同的方面可以适用于大多数电路。

图3.AFE Σ-Δ 时序注意事项。

AD4130-8是精密低功耗信号链产品组的一部分，专门设计具有丰富的特性，可在降低功耗的同时实现高性能。其中一些特性包括板载FIFO、智能通道序列器和占空比。

AD4130-8是ADI公司最低功耗Σ-Δ型ADC。考虑到它包含许多关键的片上信号链构建模块，例如片内基准电压源、可编程增益放大器（PGA）、多路复用器和传感器激励电流或传感器偏置电压，超低电流令人印象深刻。

当我们考虑该器件的AFE时，它由一个片上PGA组成，使模拟输入电流最小化，这消除了对外部放大器驱动输入的需求。过采样后跟数字滤波器可确保带宽由数字滤波器主导。AD4130-8提供多种片内sinc3和sinc4滤波器以及设计用于抑制50 Hz和60 Hz噪声的滤波器。sinc3和sinc4数字滤波器需要补充外部抗混叠滤波器。该抗混叠滤波器的目的是限制输入信号的带宽量。这是为了确保噪声（例如，在fMOD（调制器频率）下的变化率下不会混叠到通带和转换结果中。

图4.AD4130 Σ-Δ简化了系统模块。

图5.外部和内部滤波组合的模拟。

抗混叠滤波器

可以使用高阶抗混叠滤波器，但通常使用一阶单极点低通滤波器来满足要求。滤波器基于对目标信号进行采样而设计，公式1规定滤波器带宽为3 dB：

当选择电容值和电阻值时，较高的电阻更理想，但可能会增加噪声，而较低的电容值达到一个限值，在此限值之后，引脚电容与外部电容的比值变得相关。

重要的是要知道电路充电所需的时间，具体取决于该电容器上可以看到的最大电压阶跃。

图6.一阶低通抗混叠滤波器。

在电容器上看到的电压将随时间变化，变化率为

VC= 某个时间点电容器两端的电压 VS = 施加的电源电压

t = 时间

图7.响应1 V满量程阶跃变化的一阶低通滤波器建立时间。

上电时，VS，步长可以等于ADC的整个输入电压范围（±V裁判/增益）。

图7显示，在4次常数（τ = R × C）之后，信号达到0.98 × VS.所需时间常数的数量可以通过步长之比V的自然对数计算得出S.

NT是输入建立到LSB的一半以内时等待的时间常数数（VHALF_LSB）的ADC输入电压范围。五世HALF_LSB在前面的公式中可以根据所需的电压精度进行代入。如果系统设计人员希望解析到半LSB以内，对于具有N位分辨率和内部PGA增益= 1的双极性输入ADC，则为：

解析到实际输入电压 t 所需的时间ACQ变为时间常数数乘以 τ，等于 RC：

传统上，在多路复用ADC的通道之间切换时，通道之间的大电压摆幅（一个通道为负满量程，下一个通道为正满量程）将需要类似的计算。AD4130-8通过实现低功耗片内预充电缓冲器解决了这一问题，该缓冲缓冲器在通道之间切换时导通。这确保了在最快的数据速率下，切换通道后的第一次转换将被正确转换。还有一个片内PGA，设计用于提供完整的共模输入范围，这为系统设计人员提供了更大的裕量来应对广泛变化的共模电压。这对于测量信号很有用，但在最坏的情况下，一个通道可能处于负满量程，而下一个通道可能处于正满量程。

图8.图为带有低通滤波器的隔离式AD4130-8电路。

示例：模拟前端低通滤波器

图8中的示例显示了一个惠斯通电桥传感器，对于略低于16 kHz的24位ADC，具有–3 dB滤波。

R = 1 kΩ， C = 0.01 μF，带 V裁判= 2.5 V，PGA增益设置为1：

图8中的单端滤波器显示主传感器R = 1 kΩ和C = 0.01 μF：

图8中的差分信号滤波器显示主传感器R = 1 kΩ和C = 0.1 μF。有关公式的详细信息，请参阅 MT-070：

由于差分传感器时间常数主导单端值，它将决定整个系统的计算：

此时，系统设计人员需要允许滤波器在上电时收集样本之前从外部建立。这可以通过丢弃样本在数字域中完成，或者可以延迟样本瞬间以考虑这种充电。

设计滤波器时，电阻和电容值可能与前面所示的值不同。系统设计人员可以使用LTspice对滤波器和AD4130-8一起进行建模。LTspice还可用于对系统或信号链进行建模，如图9所示，我们通过改变R2来仿真RTD行为。®

图9.LTspice中RTD （R2）电路的仿真。

ADC 时序考虑因素

回想一下输出数据速率是Σ-Δ型ADC时序的参考方式，让我们研究与此类ADC相关的内部时序。

图 10.Σ-Δ型ADC时序考虑因素。

这种类型的转换器以高采样速率对具有低分辨率（1位）ADC的模拟信号进行数字化处理。通过将过采样技术与噪声整形和数字滤波结合使用，可以提高有效分辨率。

SPI写入数字寄存器允许用户控制AD4130-8的过采样和抽取率。调制器采样率（f国防部） 是固定的。FS值实质上改变了数字滤波器用于获得结果的采样数量（AD4130-8以16为增量）。改变FS字会改变每个ADC结果的过采样调制时钟数。

图 11.抽取。

由于抽取降低了ADC输出端的有效采样速率，因此可以实现更高的精度。抽取可以看作是去除过采样过程引入的冗余信号信息的方法。使用的抽取越多（数字滤波器计算中包含的样本越多），所述数字滤波器实现的精度就越高，但输出数据速率越慢。

哪里：

f模数转换器是输出数据速率

f国防部是母时钟频率

FS是用于控制抽取率的乘数

过滤器延迟

当使能多个通道时，数据手册输出数据速率或ODR（f模数转换器），并且数据吞吐率更加复杂。这是由于切换通道时数字滤波器的延迟。数字滤波器建立所需的时间取决于sinc滤波器类型。图12显示，sinc3滤波器的第一次转换将需要三个转换周期，直到达到相当于模拟输入的数字。sinc4滤波器的第一次转换将需要四个转换周期。该 t解决是考虑多路复用器开关的用户可编程建立时间。滤波器阶数越高，噪声越低，但缺点是滤波器建立所需的转换周期数。

图 12.筛选器延迟。

数字接口时序注意事项

为了帮助理解AD4130等Σ-Δ型ADC的数字接口时序，可通过ADI软件工具ACE提供模型。计时工具是集成到 ACE 软件中的多个软件工具的一部分。有一个时序器时序图和一个FIFO时序图来帮助理解这些配置。

图 13.AFE Σ-Δ数字接口时序注意事项。

AD4130-8时序控制器允许不同的输入通道具有不同的数字滤波器和建立配置及时序。计时工具简化了计算何时可以读取数据的过程。

当启用多个通道时，用户不应错误地读取已建立的通道ODR并除以启用的通道数以计算吞吐速率，因为这不考虑数字滤波器延迟。在计算吞吐速率（有效ODR与数据手册ODR）时，应考虑滤波器延迟。当启用多个通道时，需要计算初始建立（tSETTLE）以及内部转换周期数（t1st_CONV_IDEAL），如图14所示。

图 14.第一转换输出数据速率，包括滤波器延迟。

如果所有通道都具有相同的滤波器和建立配置，并且任何通道上都没有重复转换，则系统的吞吐速率变为：

哪里

CHs = 是否启用的通道数

t1ST_CNV_IDEAL= 是转换时间，包括滤波器延迟

t解决= 数字控制的时序参数，可以扩展，但具有最短的可编程时间，以考虑多路复用器建立

吞吐率可以通过查看1CNV_ODR时间的总和来计算，即图 14 中绿色方块之间的时间。

示例：压力传感器信号链时序

图 15.简化的压力传感器系统框图。

如果我们想设计一个具有多个压力传感器的系统，如图15中的压力传感器所示，并带有一个温度传感器：

问题A：每个AD4130-8可以在系统中部署多少个压力传感器？

问题B：如果压力传感器的电压输出范围为3 mV/V，我们可以期待什么分辨率？

问题C：如果工厂中的一条生产线需要至少14位的有效分辨率来满足动态范围系统的需求，那么系统需要多少个称重传感器？

A部分

第 1 步：选择增益

影音DD= 1.8 V. 参考在+ 到 参考在– = 1.8 V

称重传感器在3 mV/V时的1.8 V激励将导致每个称重传感器的最大输出为5.4 mV。

PGA 的最大增益 = 128。

ADC输入端的输入电压为5.4 mV×128 = 0.7 V，完全在1.8 V范围内。PGA增益128是正确的使用增益。

步骤 2：选择 FS 值

我们想选择带有 sinc3 过滤器和 FS = 1 的最快设置。

图 16.计算 t 的总和1CNV_ODR使用计时工具。

步骤 3：使用一个通道的吞吐率计算系统中的通道数

1CNV_ODR = （1/1.667 毫秒） 600 SPS。

吞吐率 = 600 SPS/Nch。

1CNV_ODR = 具有相同配置且无重复转换的多通道系统中单个通道的吞吐率。

可在 60 SPS 下对 10 个通道进行采样。

答案 A：每个系统有 9 个称重传感器。

第 4 步：使用数据手册有效分辨率表

另一点需要考虑的是，在查看噪声和有效分辨率表时，计算需要基于FS滤波器值，而不是吞吐率。此处列出的 ODR 是单个通道上的已结算通道 ODR。

图 17.FS 词与增益。

系统设计人员在解释数据手册时需要小心。启用多个通道时，SPS 中的吞吐率会降低。读者可能会错误地解释数据手册中的分辨率表，并认为可以实现更高的分辨率。使用稳定通道ODR时，FS的变化会导致过采样和抽取的增加，从而减慢系统速度以实现更高的精度。在启用多个通道的情况下，SPS（吞吐量）中每个ADC通道的读取速度下降是由于在多个通道上采样。它不是由过采样的增加引起的;因此，分辨率没有增加。

图 18.分辨率与增益数据手册的关系表

B部分

如果我们查看数据手册中的表格，我们会看到FS = 1和增益= 128的有效分辨率为11.7位。

答案 B：11.7 位。

C部分

为了解决 C 问题，我们需要回到 A 部分的几个步骤：

步骤 2：选择 FS 值

这一次，我们根据分辨率要求选择 FS 值。为了实现 14 位的有效分辨率，应选择 FS 为 3。

步骤 3：使用一个通道的吞吐率计算系统中的通道数

图 19.使用时序工具更改滤波器类型和FS值，并读取包括滤波器延迟在内的第一次转换的输出数据速率。

我们可以使用定时AFM来实现所需的分辨率（1/4.167 μs）。

240 SPS/Nch = 吞吐率。

我们可以在此数据速率下使用四个通道。

答案C：三个通道。

占空比

有些系统具有较低的吞吐率和较高的输出数据速率，例如运行状况监视设备，其中主机控制器会在大部分时间将系统置于待机模式并定期转换。AD4130-8提供占空比，允许用户连续转换，器件进入待机模式，占空比的3/4或15/16，而器件转换占空比的1/4或1/16。活动时间和待机时间是用户选择的设置的功能。

图 20.占空比。

AD4130-8还集成了一个SYNC引脚，允许用户确定性地控制何时在预选数量的通道上进行转换。该器件还可配置为在降低电流待机模式下工作，启动转换序列，保持降低电流状态，在多个通道上进行转换，并在转换完成后返回待机模式。

示例：启用占空比

采用与前面的压力传感器信号链示例相同的设置，吞吐速率= 600 SPS/Nch，启用两个通道，ODR变为300 SPS，而采用3 V电源时平均电流为28.7 μA（见图21）。

图 21.启用占空比之前的吞吐时间和电流。

启用占空比1/16后，吞吐速率变为24.489 SPS，而平均电流变为4.088 μA（40.834 ms;见图22）。

图 22.启用占空比后的吞吐时间和电流。

先进先出

AD4130-8内置FIFO。FIFO通过缓冲转换并为微控制器或主机控制器提供在等待转换时进入低功耗状态的机会来降低系统功耗。这里最大的时序考虑因素是确保主机在连续转换的同时足够快地回读FIFO，以避免错过转换。

用户可以在收集指定数量的样本（也称为水印）后定期读取FIFO。当达到所需数量的样本时，中断可用，主机将读回FIFO。需要清空 FIFO 以清除中断。用户有一个预定义的时间段来从FIFO回读数据。使用的 SCLK 频率将决定在不丢失转换的情况下可以读取多少数据。

ACE软件定时工具允许用户改变SCLK频率或使用门控时钟来通知用户在设计系统时何时需要降低水印水平。例如，先进先出回读。

以最大 ODR 2400 kSPS 运行的连续单通道测量为例。如果水位线级别设置为 256 并且我们尝试回读，我们有 729.2 μs 的时间来回读 FIFO，而不会错过转换。用户需要回读 4112 位。该工具通知用户，为了读回FIFO并且不错过转换，则需要5.64 MHz的主机SPI时钟频率。这打破了器件的5 MHz最大规格，并出现错误，允许用户修改其水印以避免违反规格。

图 23.AD4130-8 ACE软件FIFO回读窗口和警报。

主题	时序影响	低功耗信号链影响
信号链上电	延迟启动每个块	适用于所有信号链
抗锯齿滤波	可能存在影响转换结果的延迟	AD4130-8切换通道时的预充电滤波器
Sinc 滤波器延迟	多路复用系统的吞吐率受到影响	多路复用可提高节能效果 （μA/通道）
占空比	占空比时吞吐率降低	平均电流成比例下降
先进先出	需要注意避免错过转化	主机控制器可以进入低功耗状态

使用Σ-Δ型ADC时，我们可以看到需要考虑许多权衡、时序因素和特性。本文第2部分将探讨SAR ADC技术以及影响基于SAR ADC的系统时序的因素和特性。

审核编辑：郭婷