计算隔离式精密高速数据采集的采样时钟抖动的简单步骤

作者：Lloben PaculananandJohn Neeko Garlitos

介绍

许多数据采集 （DAQ） 应用 需要 隔离 的 DAQ 信号 链 路径， 以 实现 鲁棒性、 安全性、 高 共 模 电压， 或 消除 可能 在 测量 中 引入 误差 的 接地 环 路。ADI公司的精密高速技术使系统设计人员能够在相同的设计中实现高交流和直流精度，而无需牺牲直流精度来换取更高的采样速率。但是，为了实现高交流性能，例如信噪比（SNR），系统设计人员需要考虑控制ADC中采样保持（S&H）开关的采样时钟信号或转换启动信号抖动引入的误差。随着目标信号和采样率的增加，控制S&H开关的信号抖动成为一个更主要的误差。

当DAQ信号链被隔离时，用于控制S&H开关的信号通常来自背板，用于多通道同步采样。系统设计人员必须选择具有低抖动的数字隔离器，以便进入ADC的S&H开关的最终控制信号具有低抖动。LVDS是精密、高速ADC的首选接口格式，因为数据速率要求很高。它还对DAQ电源和接地层产生最小的干扰。本文将解释如何解释ADI公司LVDS数字隔离器的抖动规格，以及在连接ADAQ23875DAQ μModule解决方案等精密高速产品时哪些规格很重要。本文概述的指南适用于使用具有LVDS接口的其他精密、高速ADC。当与ADN4654千兆位LVDS隔离器配合使用时，还将在ADAQ23875的上下文中解释计算对SNR的预期影响的方法。®

抖动如何影响采样过程

通常，时钟源在时域中具有抖动。在 设计 DAQ 系统 时， 了解 时钟 源 的 抖 动 量 非常重要。

图1显示了非理想振荡器的典型输出频谱，其噪声功率在1 Hz带宽内与频率的函数关系。相位噪声定义为指定频率偏移下1 Hz带宽内的噪声之比，fm，振荡器信号在基频处的幅度，fo.

图1.相位噪声引起的振荡器功率谱。

采样过程是采样时钟和模拟输入信号的乘法。时域中的这种乘法相当于频域中的卷积。因此，在ADC转换过程中，ADC采样时钟的频谱与纯正弦波输入信号发生卷积，因此，采样时钟上的抖动或相位噪声将出现在ADC输出数据的FFT频谱中，如图2所示。

图2.使用相位噪声采样时钟对理想正弦波进行采样的效果。

隔离式 精度、 高速 DAQ 应用

隔离式精密、高速DAQ应用的一个例子是多相功率分析仪。图3显示了具有通道间隔离的典型系统架构，以及用于与系统计算或控制器模块通信的通用背板。在本例中，我们选择了ADAQ23875精密、高速DAQ解决方案，因为它的解决方案尺寸小，便于在小尺寸中安装多个隔离式DAQ通道，从而减轻了现场测试用例中移动仪器的重量。DAQ 通道通过 LVDS 千兆隔离器 （ADN4654） 与主机箱背板隔离。

隔离每个DAQ通道使每个通道能够直接连接到具有明显不同共模电压的传感器，而不会损坏输入电路。每个隔离式DAQ通道的接地跟踪具有一定电压偏移的共模电压。使DAQ信号链能够跟踪与传感器相关的共模电压，无需输入信号调理电路来适应大输入共模电压，并消除下游电路的高共模电压。隔离还为用户提供了安全性，并消除了可能影响测量精度的接地回路。

在功率分析仪应用中，跨所有DAQ通道同步采样事件至关重要，因为与采样电压相关的时域信息不匹配将影响后续计算和分析。为了跨通道同步采样事件，ADC采样时钟从背板通过LVDS隔离器发出。

在图3所示的隔离式DAQ架构中，以下抖动误差源导致控制ADC中S&H开关的采样时钟上的总抖动。

1. 参考时钟抖动

采样时钟抖动的第一个来源是参考时钟。该参考时钟通过背板，连接到插入背板的每个隔离式精密高速DAQ模块和其他测量模块。它可作为 FPGA 的时序参考;因此，FPGA 内部所有事件、数字模块、PLL 等的时序精度都取决于参考时钟的精度。在一些没有背板的应用中，板载时钟振荡器用作参考时钟。

2. FPGA 抖动

采样时钟抖动的第二个来源是FPGA增加的抖动。重要的是要记住，FPGA内部有一个触发到执行的路径，FPGA内部PLL和其他数字模块的抖动规格有助于系统的整体抖动性能。

3. LVDS隔离器抖动

采样时钟抖动的第三个来源是LVDS隔离器。LVDS隔离器具有附加的相位抖动，有助于提高系统的整体抖动性能。

4. ADC的孔径抖动

采样时钟抖动的第四个来源是ADC的孔径抖动。这是ADC固有的，在数据手册中定义。

图3.通道到通道、隔离式DAQ架构。

参考时钟和FPGA抖动规格是根据相位噪声给出的。为了计算采样时钟的抖动贡献，需要将频域中的相位噪声规格转换为时域中的抖动规格。

根据相位噪声计算抖动

相位噪声曲线有点类似于放大器的输入电压噪声频谱密度。与放大器电压噪声一样，振荡器中非常需要低1/f转折频率。振荡器通常根据相位噪声来指定，但要将相位噪声与ADC性能相关联，必须将相位噪声转换为抖动。为了使图4中的图表与现代ADC应用相关，出于讨论目的，振荡器频率（采样频率）选择为100 MHz，典型图表如图4所示。请注意，相位噪声曲线由几个单独的线段近似，每个线段的端点由数据点定义。

图4.根据相位噪声计算抖动。

计算等效均方根抖动的第一步是获得目标频率范围内（即曲线面积A）的积分相位噪声功率。曲线分为几个单独的区域（A1、A2、A3 和 A4），每个区域由两个数据点定义。积分的上限频率范围应该是采样频率的两倍，假设振荡器和ADC输入之间没有滤波。这近似于ADC采样时钟输入的带宽。为积分选择较低的频率也需要一些判断。理论上，它应该尽可能低，以获得真正的均方根抖动。然而，在实践中，对于小于10 Hz左右的偏移频率，通常不会给出振荡器规格，但是，这肯定会在计算中给出足够准确的结果。如果该规格可用，则在大多数情况下，100 Hz的较低集成频率是合理的。否则，请使用 1 kHz 或 10 kHz 数据点。还应考虑近载波相位噪声会影响系统的光谱分辨率，而宽带噪声会影响整个系统的SNR。可能最明智的方法是分别集成每个区域，并检查每个区域的抖动贡献的大小。如果使用晶体振荡器，与宽带贡献相比，低频贡献可以忽略不计。其他类型的振荡器可能在低频区域具有显著的抖动贡献，因此必须决定它们对整体系统频率分辨率的重要性。每个单独区域的集成产生单独的功率比。然后将各个功率比相加并转换回dBc。一旦知道积分相位噪声功率，以弧度为单位的均方根相位抖动由下式给出：

并除以 2πf0在几秒钟内将弧度抖动转换为抖动：

有关更多详细信息，请参阅“MT-008 教程：将振荡器相位噪声转换为时间抖动”。

量化参考时钟抖动

高性能DAQ系统中常用的参考时钟是晶体振荡器，因为与其他时钟源相比，它提供了最佳的抖动性能。

晶体振荡器的抖动规格通常在数据手册中通过表1所示的示例定义。相位抖动是量化参考时钟抖动贡献时最重要的指标。相位抖动通常定义为边缘位置相对于平均边缘位置的偏差。

象征	参数	测试条件		最低	典型	最大	单位
J每	周期抖动，有效值	LVDS		—	三十	—	附言
		绿佩克利		—	三十	—
		LVCMOS	f外= 125 兆赫	—	三十	—
RJ	随机抖动，有效值	LVDS		—	三十	—	附言
		绿佩克利		—	三十	—
		LVCMOS	f外= 125 兆赫	—	三十	—
DJ	确定性抖动	LVDS		—	三十	—	附言
		绿佩克利		—	三十	—
		LVCMOS	f外= 125 兆赫	—	三十	—
TJ	总抖动	LVDS		—	三十	—	附言
		绿佩克利		—	三十	—
		LVCMOS	f外= 125 兆赫	—	三十	—
F抖动	相位抖动（12 kHz 至 20 MHz）	LVDS		—	三十	—	司 司长
		绿佩克利		—	三十	—
		LVCMOS	f外= 125 兆赫	—	三十	—

另一方面，有一些晶体振荡器指定相位噪声性能而不是抖动。如果振荡器数据手册定义了相位噪声性能，则可以将其转换为抖动，如“根据相位噪声计算抖动”一节中所述。

量化 FPGA 的 抖动

参考时钟在FPGA中的主要作用是提供触发信号，以启动FPGA内部编程的不同并行事件。换句话说，参考时钟编排FPGA内的所有事件。为了提供更好的时序时间分辨率，参考时钟通常被传递到FPGA内部的PLL以提高其频率，因此，小时间间隔事件是可能的。同样重要的是要知道，FPGA内部有一个触发到执行的路径，参考时钟被传递到时钟缓冲器、计数器、逻辑门等。在处理对抖动敏感的重复事件时，例如通过隔离向ADC提供LVDS转换启动信号，量化FPGA的抖动贡献非常重要，以正确估计对整体系统抖动对高速数据采集性能的影响。

FPGA 的抖动性能通常在 FPGA 数据手册中定义。在大多数FPGA软件工具的静态时序分析（STA）中也可以找到它，如图5所示。时序分析工具可以从数据路径的源和目标计算时钟不确定性，并将它们组合在一起以形成总时钟不确定性。为了自动计算STA中参考时钟抖动的贡献，必须在FPGA项目中将其添加为输入抖动约束。

图5.静态时序分析 （STA） 示例视图。

量化数字隔离产生的抖动

观察抖动的最基本方法是使用差分探头测量LVDS信号对，并在上升沿和下降沿触发，示波器设置为无限持久性。这意味着从高到低和从低到高的转换是叠加的，允许测量交越点。分频器的宽度对应于迄今为止测量的峰峰值抖动或时间间隔误差（TIE）。比较图 6 和图 7 中所示的眼图和直方图。一些抖动是由随机源（例如，热噪声）引起的，这种随机抖动（RJ）意味着示波器上的峰峰值抖动受运行时间的限制（直方图上的尾部将随着运行时间的增加而增长）。

图6.ADN4651的眼图。

图7.ADN4651的眼图直方图。

相比之下，确定性抖动 （DJ） 的来源是有界的，例如脉冲偏斜引起的抖动、数据相关抖动 （DDJ） 和码间干扰 （ISI）。脉冲偏斜是由于高到低和从低到高的传播延迟之间的差异引起的。这通过偏移交叉表示，在0 V时，两个边沿被分开（很容易从图7直方图中的分离中看出）。DDJ产生于工作频率上传播延迟的差异，而ISI是由于先前转换频率对电流转换的影响（例如，在1s或0的序列与1010模式之后，边沿时序通常会有所不同）。

图8.总抖动贡献。

图8显示了如何完全估计给定误码率（TJ@BER）的总抖动。RJ 和 DJ 可以根据测量中对 TIE 分布的模型拟合来计算。其中一个模型是双狄拉克模型，它假设高斯随机分布与双狄拉克增量函数（对应于DJ的两个狄拉克增量函数之间的分离）卷积。对于具有显著确定性抖动的 TIE 分布，分布将在视觉上近似于此模型。一个复杂的问题是，一些DJ可以贡献高斯分量，这意味着双狄拉克模型可以低估DJ并高估RJ。但是，两者相结合仍可准确估计给定 BER 的总抖动。

RJ 被指定为来自建模高斯分布的 1 西格玛均方根值，这意味着要推断到更长的运行长度（低 BER），只需选择适当的多西格玛以沿着分布的尾部移动足够远（例如，14 西格玛表示 1 × 10-12位错误）。然后添加 DJ 以提供TJ@BER估计值。对于信号链中的多个元件，无需添加多个TJ值，因为TJ值会高估抖动，RJ值可以几何求和，DJ值可以代数求和，从而可以对完整的信号链进行更合理的完整TJ@BER估计。

ADN4654的RJ、DJ和TJ@BER均单独指定，根据对多个单元的统计分析，为每个单元提供最大值，以保证这些抖动值在整个电源、温度和工艺范围内。

图9所示为ADN4654 LVDS隔离器的抖动规格示例。对于隔离式DAQ信号链，附加相位抖动是最重要的抖动规格。附加相位抖动与其他抖动源一起增加了ADC的孔径抖动，导致采样时间不精确。

图9.ADN4654抖动规格

量化ADC的孔径抖动

孔径抖动是ADC固有的。这是由于孔径延迟的样本间变化，这与采样事件中的误差电压相对应。这种开关打开瞬间的样本间变化称为孔径不确定性或孔径抖动，通常以均方根皮秒为单位。

在ADC中，如图10和图11所示，孔径延迟时间以转换器的输入为基准;模拟传播延迟通过输入缓冲器TA的影响;以及通过开关驱动器的数字延迟，t日嘎.参考ADC输入，孔径时间，t一个'，定义为前端缓冲器的模拟传播延迟之间的时间差，t大，和开关驱动器数字延迟，t日嘎，加上一半的光圈时间，t一个/2.

图 10.ADC的采样保持输入级。

图 11.采样保持波形和定义。

对于ADAQ23875，孔径抖动仅为0.25 ps左右有效值如图 12 所示。此规范由设计保证，无需测试。

图 12.ADAQ23875孔径抖动。

整体采样时钟抖动

在量化图3所示四个主要模块的单个抖动贡献后，控制S&H开关的信号（或时钟）的整体抖动性能可以通过取四个抖动源的平方根和（RSS）来计算。

另一方面，如果使用 STA，则简化的时钟抖动公式为：

采样时钟抖动对信噪比的影响

在量化了控制S&H开关的信号的整体抖动之后，我们现在可以量化该抖动对DAQ信号链的SNR性能的影响程度。

图13显示了采样时钟抖动引起的误差。

图 13.采样时钟抖动的影响。

采样时钟抖动对理想ADC信噪比的影响可以通过以下简单分析来预测。

假设输入信号由以下公式给出：

该信号的变化率由下式给出：

dv/dt 的均方根值可以通过除以振幅 2πfV 得到O，按 √2。现在让 ΔV有效值= 均方根电压误差和 Δt = 均方根孔径抖动 tj，并替换以下

值：

并求解 ΔV有效值:

满量程输入正弦波的均方根值为VO/√2.因此，均方根信号与均方根噪声比（以dB表示）由频率给出：

该公式假设使用无限分辨率ADC，其中孔径抖动是决定SNR的唯一因素。该等式如图14所示，显示了孔径和采样时钟抖动对SNR和ENOB的严重影响，特别是在较高的输入/输出下。

图 14.理论数据转换器SNR和ENOB由于抖动与满量程正弦波输入频率的关系。

ADAQ23875和ADN4654采样时钟抖动理想信噪比计算

ADAQ23875的孔径抖动为250 fs rms（典型值），而ADN4654的附加相位抖动为387 fs rms（f外= 1 兆赫）。在这种情况下，我们暂不考虑参考时钟和FPGA的抖动贡献。

现在，根据ADC和隔离器的抖动规格，我们可以通过以下方式计算总均方根抖动：

图 14 和 15 显示了 隔离 式 精密 高速 DAQ 系统 计算 出 的 最大 SNR 和 ENOB 性能。SNR和ENOB随输入频率而降低，这与图13中理论SNR图中的曲线一致。

图 15.ADAQ23875和ADN4654计算的最大信噪比。

图 16.ADAQ23875和ADN4654的最大计算ENOB。

结论

控制ADC中S&H开关的信号（或时钟）抖动会影响精密、高速DAQ信号链的SNR性能。在选择时钟信号链中的各种元件时，了解导致整体抖动的误差源非常重要。

当应用需要将DAQ信号链与背板隔离时，选择具有低附加抖动的数字隔离器对于保持最佳SNR性能至关重要。ADI具有低抖动LVDS隔离器，使系统级设计人员能够在隔离式信号链架构中实现高SNR性能。

参考时钟是采样时钟抖动的第一个来源，使用低抖动参考时钟对于实现隔离式高速DAQ的最佳性能非常重要。确保FPGA和参考时钟之间路径的信号完整性也很重要，以避免路径本身产生额外的误差。

审核编辑：郭婷