轻松实现交流和直流数据采集信号链

作者：Wasim Shaikh and Srikanth Nittala

模数转换器（ADC）中的采样现象会引起混叠和容性反冲问题，为了解决这些问题，设计人员使用滤波器和驱动放大器带来了自己的一系列挑战。这使得在中等带宽应用领域实现精密直流和交流性能成为一项挑战，设计人员最终需要权衡系统目标。

本文介绍连续时间Σ-Δ型ADC，该ADC通过简化信号链，从本质上显著解决采样问题。它们消除了对抗混叠滤波器和缓冲器的需求，并解决了与附加组件相关的信号链失调误差和漂移问题。这些优势缩小了解决方案的尺寸，简化了解决方案设计，并改善了系统的相位匹配和总体延迟。

本文还比较了分立时间转换器，重点介绍了系统优势，以及使用连续时间Σ-Δ型ADC的限制。

采样基础知识

数据数字化涉及采样和量化两个基本过程，如图 1 所示。采样是第一步，其中连续时间变化的模拟信号x（t）使用采样频率f转换为离散时间信号x（n）S.结果均匀相隔 1/T 的周期S（fS= 1/TS).

图1.数据采样。

第二步是量化，它将这些离散时间样本的值近似为有限可能值之一，并以数字代码表示，如图1所示。这种对有限值集的量化会导致数字化误差，称为量化噪声。

采样过程还会导致混叠，其中我们看到输入信号的折返及其在采样和保持时钟频率周围的谐波。奈奎斯特准则要求采样频率至少是信号中包含的最高频率的两倍。如果采样频率小于最大模拟信号频率的两倍，则会发生称为混叠的现象。

为了理解混叠在时域和频域中的含义，首先考虑采样的单音正弦波的时域表示情况，如图2所示。在本例中，采样频率 fS，至少不是 2f一个，但仅略高于模拟输入频率f一个，因此不符合奈奎斯特准则。请注意，实际样本的模式会产生频率较低的混叠正弦波，等于fS– f一个.

图2.混叠：时域中的表示。

图3.混叠：频域中的表示。

该场景的相应频域表示如图3所示。

奈奎斯特带宽定义为从直流到f的频谱S/2.频谱分为无限多个奈奎斯特区，每个区的宽度等于0.5fS.实际上，理想的采样器被ADC取代，然后是FFT处理器。FFT 处理器仅提供从直流到电源的输出S/2;即出现在第一个奈奎斯特区的信号或别名。

考虑频率为f的单频正弦波的情况一个以频率 f 采样S通过理想的脉冲采样器（见图1）。还假设 fS> 2F一个.采样器的频域输出显示原始信号的混叠或图像，围绕f的每个倍数S;也就是说，在等于 |± Kf 的频率下S± f一个|，K = 1、2、3、4，依此类推。

现在考虑图3中第一个奈奎斯特区之外的信号的情况。信号频率仅略低于采样频率，对应于图2中时域表示所示的条件。请注意，即使信号在第一奈奎斯特区之外，其图像（或别名）fS– f一个，落在里面。回到图3，很明显，如果以f的任何图像频率出现不需要的信号一个，它也会发生在 f一个，从而在第一奈奎斯特区产生杂散频率分量。

应对精密性能挑战

对于高性能应用，系统设计人员需要解决采样过程引起的量化噪声、混叠和开关电容输入采样问题。业界提供的两种类型的精密ADC（即逐次逼近寄存器（SAR）和Σ-Δ型ADC）均采用基于开关电容的采样技术进行设计。

量化噪声

在理想的奈奎斯特ADC中，ADC的LSB大小将决定在进行模数转换时添加到输入端的量化噪声。该量化噪声分布在f的带宽上S/2.为了对抗量化噪声，第一种技术是过采样，即以远高于奈奎斯特频率的速率对输入信号进行采样，以提高信噪比（SNR）和分辨率（ENOB）。在过采样中，采样频率选择为奈奎斯特频率（2 × f）的N倍在），因此，相同的量化噪声现在必须扩散到奈奎斯特频率的N倍。这也放宽了对抗混叠滤波器的要求。过采样率 （OSR） 定义为 fS/2楼在，其中 f在是感兴趣的信号带宽。作为一般准则，对ADC进行四倍过采样可提供额外的一位分辨率，或动态范围增加6 dB。提高过采样率可降低整体噪声，并且由于过采样而导致的动态范围（DR）改善为ΔDR = 10log10 OSR（以dB为单位）。

过采样本质上是与集成的数字滤波器和抽取功能一起使用和实现的。Σ-Δ型ADC中的基本过采样调制器对量化噪声进行整形，使得大部分噪声发生在目标带宽之外，从而在低频下增加整体动态范围，如图4所示。然后，数字低通滤波器（LPF）消除目标带宽之外的量化噪声，抽取器将输出数据速率降低回奈奎斯特速率。

图4.过采样的示例。

噪声整形是降低量化噪声的另一种技术。在Σ-Δ型ADC中，在环路滤波器之后的环路内使用低分辨率量化器（1位至5位）。DAC用作反馈，从输入中减去量化信号，如图5所示。

图5.噪声整形。

积分器将不断汇总量化误差，从而将量化噪声整形为更高的频率，然后可以使用数字滤波器对其进行滤波。图6显示了典型Σ-Δ型ADC输出x[n]的功率谱密度（PSD）。噪声整形斜率取决于环路滤波器H（z）（见图11）的阶数，为（20 × n）dB/十倍频程，其中n是环路滤波器的阶数。Σ-Δ ADC通过噪声整形和过采样的组合实现高分辨率带内。带内带宽等于f网上解决/2（ODR 代表输出数据速率）。通过增加环路滤波器的阶数或增加过采样率，可以获得更高的分辨率。

图6.过采样和噪声整形图。

混 叠

为了对抗高性能应用中的混叠，使用高阶抗混叠滤波器来避免任何数量的折返。抗混叠滤波器是一种低通滤波器，它对输入信号进行带控限制，并确保信号中没有超出目标带宽的频率分量可以折返。滤波器性能将取决于带外信号与f的接近程度S/2，以及所需的衰减量。

对于SAR ADC，输入信号带宽和采样频率之间的差距并不大，因此我们需要一个高阶滤波器，需要具有更大功率和更大失真的复杂、高阶滤波器设计。例如，如果200 kSPS采样速度SAR的输入带宽为100 kHz，则抗混叠滤波器需要抑制>100 kHz的输入信号，以确保没有混叠。这需要一个非常高阶的滤波器。图 7 显示了陡峭的曲线需求。

图7.别名要求。

如果选择400 kSPS的采样速度以放宽滤波器的阶数，则需要对>300 kHz输入频率进行抑制。增加采样速度将增加功率，对于双倍速度，功率也将加倍。以功耗为代价的进一步过采样将进一步放宽抗混叠滤波器要求，因为采样频率远高于输入带宽。

在Σ-Δ型ADC中，输入在OSR高得多时进行过采样，因此抗混叠滤波器要求放宽，因为采样频率远高于输入带宽，如图8所示。

图8.Σ-Δ 中的抗混叠滤波器要求。

图 9 显示了 SAR 和离散时间 Σ-Δ （DTSD） 架构的 AAF 复杂性。如果我们采用100 kHz的–3 dB输入带宽，在采样频率f下实现102 dB衰减S，DTSD ADC需要一个二阶抗混叠滤波器，同时在f处获得相同的衰减S将需要使用 SAR ADC 的五阶滤波器。

对于连续时间Σ-Δ（CTSD）ADC，衰减是固有的，因此我们不需要任何抗混叠滤波器。

图9.各种架构的 AA 滤波器要求。

这些滤波器可能是系统设计人员的痛点，他们必须针对它们在目标频带中提供的下降进行优化，并提供尽可能多的抑制。它们还会给系统增加许多其他误差，如失调、增益、相位误差和噪声，从而降低其性能。

此外，高性能ADC本质上是差分的，因此我们需要两倍数量的无源元件。为了在多通道应用中获得更好的相位匹配，信号链中的所有组件都必须匹配良好。因此，需要具有更严格公差的组件。

开关电容输入

开关电容输入采样依赖于采样输入到电容上的建立时间，从而在采样开关打开/关闭时产生对瞬态电流进行充电/放电的需求。这称为输入反冲，需要能够支持这些瞬态电流的输入驱动放大器。此外，输入需要在采样时间结束时建立，采样输入的精度决定了ADC的性能，这意味着驱动放大器需要在反冲事件后快速建立。这就需要一种高带宽驱动器，该驱动器能够支持快速建立并吸收开关电容操作的反冲。在开关电容输入中，只要采样导通，驱动器必须立即为保持电容提供电荷。只有当驱动器具有足够的带宽能力时，才能及时提供这种突然的电流浪涌。由于开关的寄生效应，在采样时驱动器会有反冲。如果反冲在下一次采样之前未稳定，则会导致采样误差，从而损坏ADC输入。

图 10.采样回扣。

图10显示了DTSD ADC上的反冲。例如，如果采样频率为24 MHz，则数据信号需要在41 ns内建立。由于基准电压源也是开关电容输入，因此基准输入引脚上也需要一个高带宽缓冲器。这些输入信号和基准电压缓冲器会增加噪声，降低信号链的整体性能。此外，来自输入信号驱动器的失真分量（S&H频率附近）进一步增加了抗混叠要求。此外，对于开关电容输入，采样速度的变化将导致输入电流的变化。这可能导致系统重新整定，以减少驱动ADC时驱动器或前一级产生的增益误差。

连续时间Σ-Δ型ADC

CTSD ADC是一种替代的Σ-Δ型ADC架构，它利用了过采样和噪声整形等原理，但具有实现采样操作的替代方法，可提供显著的系统优势。

图 11 显示了 DTSD 架构和 CTSD 架构的比较。正如我们在DTSD架构中看到的，输入在循环之前被采样。环路滤波器H（z）在时间上是分立的，并使用开关电容积分器实现。反馈DAC也基于开关电容。由于输入端存在采样，这将导致f 的混叠问题S，则在对输入进行采样之前，需要额外的抗混叠滤波器。

图 11.离散时间和连续时间模块化模块原理图。

CTSD 在输入端没有采样器。相反，它是在循环内的量化器上采样的。环路滤波器现在使用连续时间积分器进行连续时间，反馈DAC也是如此。与整形的量化类似，采样引起的混叠也会成形。这导致ADC几乎无采样，形成了自己的一类。

CTSD的采样频率是固定的，这与DTSD不同，DTSD可以轻松调整调制器的采样频率。此外，众所周知，CTSD ADC的抖动耐受性低于开关电容等效产品。现成的晶体或CMOS振荡器在本地为ADC提供低抖动时钟，这有助于避免通过隔离传输低抖动时钟并降低EMC。

CTSD的两个主要优点是固有的混叠抑制以及信号和基准电压源的阻性输入。

固有抗锯齿

在循环内移动量化器会导致固有的混叠抑制。如图12所示，输入信号在采样之前通过环路滤波器，量化器引入的折返（混叠）误差也会出现该滤波器。信号和混叠误差将看到与Σ-Δ环路相同的噪声传递函数，并且两者都具有与Σ-Δ架构中的量化噪声相似的噪声整形。因此，CTSD环路的频率响应自然抑制采样频率整数倍附近的输入信号，充当抗混叠滤波器。

图 12.CTSD调制器的频率响应。

阻性输入

信号和基准输入端具有阻性输入，因此比采样保持配置更易于驱动。通过恒定的阻性输入，没有反冲，驱动器可以完全移除。输入无失真，如图13所示。由于输入电阻是恒定的，因此也消除了系统增益误差的重新调谐。

图 13.CTSD 的输入建立。

即使ADC采用单极性电源，模拟输入也可以是双极性的。这样就无需从双极性前端到ADC进行电平转换。ADC的直流性能可能与输入电阻现在具有输入共模相关电流和输入电流不同。

基准负载也是阻性的，这减少了开关反冲，因此不需要单独的基准缓冲器。低通滤波器的电阻可以片内制造，以便它可以与片内电阻负载（因为它们可能采用相同材料）一起跟踪，从而降低增益误差温度漂移。

CTSD架构并不新鲜，但工业和仪器仪表市场的大趋势要求在更高带宽下实现直流和交流精度性能。此外，客户更喜欢单一平台设计，以满足他们的大多数解决方案，以缩短上市时间。

CTSD架构与其他类型的ADC相比具有许多优势，因此一直是从高性能音频到蜂窝手机RF前端的广泛应用的选择。好处包括更高的集成便利性和低功耗，而且可能更重要的是，因为使用CTSD可以解决许多重要的系统级问题。由于许多技术缺陷，CTSD的使用以前仅限于相对音频/带宽和较低的动态范围。因此，逐次逼近型ADC和过采样DTSD转换器等高性能奈奎斯特速率转换器一直是精密、高性能/中等带宽应用的主流解决方案。

然而，ADI公司最近推出的技术突破克服了许多限制。AD4134是首款基于CTSD的高精度直流至400 kHz带宽ADC，可实现更高的性能规格，同时提供直流精度，从而为高性能仪器仪表应用中的许多重要系统级问题提供解决方案。AD4134还集成了异步采样速率转换器（ASRC），以CTSD固定采样速度得出的可变数据速率提供数据。输出数据速率可以独立于调制器采样频率，并且可以将CTSD ADC成功用于不同的粒度吞吐量。在粒度级别上更改输出数据速率的灵活性也使用户能够使用相干采样。

AD4134的信号链优势

别名免费

固有混叠抑制消除了对抗混叠滤波器的需求，从而减少了元件数量，减小了解决方案尺寸。更重要的是，抗混叠滤波器带来的所有性能问题（如压降）、失调、增益和相位误差等误差以及系统中的噪声都不再存在。

低延迟信号链

抗混叠滤波器显著增加了信号链中的整体延迟，具体取决于所需的抑制。移除滤波器可完全消除此延迟，并使您能够在嘈杂的数字控制环路应用中运行精密转换。

出色的相位匹配

由于系统级没有抗混叠滤波器，多通道系统中的相位匹配可以得到极大改善。这使其成为需要低通道间失配的应用的正确选择，例如振动监测、功率测量、数据采集模块和声纳。

抗干扰鲁棒性

由于其固有的滤波作用，CTSD ADC在系统级以及IC内部也不受任何类型的干扰。在DTSD ADC和SAR ADC中，必须注意减少ADC采样时的干扰。此外，由于固有的滤波作用，电源线不受干扰。

阻性输入

使用恒定电阻模拟输入和基准输入，可以完全消除驱动器要求。同样，所有的性能问题（如失调、增益、相位误差和系统噪声等误差）都不再存在。

易于设计

由于设计元件的数量大大减少，实现精度性能的困难非常小。这样可以缩短设计时间，缩短客户上市时间，简化 BOM 管理，并提高可靠性。

大小

移除抗混叠滤波器、驱动器和基准电压缓冲器将显著减小系统主板面积。仪表放大器可用于直接驱动ADC。对于AD74134，由于它是仅差分输入的ADC，因此可以使用LTC6373等差分仪表放大器作为驱动器。图14中的比较显示了基于离散时间的信号链和基于连续时间的信号链的信号链。我们的实验表明，与等效的基于离散时间的信号链相比，可节省70%的面积，使其成为高密度多通道应用的绝佳选择。

图 14.基于离散时间（左）和基于连续时间（右）的信号链比较。

图 15.离散时间和连续时间信号链的尺寸比较

总之，AD74134显著减小了系统尺寸，简化了信号链设计，使系统更加稳健，并通过简单的设计导入缩短了总上市时间，而无需牺牲精密仪器应用所需的任何性能参数。

审核编辑：郭婷