用于高速数据转换器的全新、更快的JESD204B标准面临验证挑战

JESD204B是用于高速、高分辨率数据转换器的12.5 Gbps串行接口标准。转换器制造商的设备已经开始进入市场，预计在不久的将来，支持JESD204B的产品数量将大幅增加。JESD204B接口的主要价值是转换器和逻辑器件（如FPGA或ASIC）之间数据传输带宽的可靠增加。

与任何新接口一样，JESD204B带来了新的挑战。对于系统开发人员来说，挑战在于如何从PCB设计的角度最好地实现JESD204B，以及如何在最初工作不正常的情况下调试系统。对于组件制造商而言，挑战涉及测试新的JESD204B器件。测试不仅可以确保在相对理想的环境中满足规格要求，还可以确保JESD204B在终端系统环境中成功运行。

本文讨论JESD204B规范，回顾验证JESD204B器件所需的测试，并概述用于复制终端系统环境的方法。

JESD204B—数据转换器的自然演进

数据转换器（数模到模和模数）用于从音频和音乐到测试仪器的许多应用。数据转换器的世界正在不断发展。随着位深度和采样率的提高，数据传入和传出变得越来越困难。十年或二十年前，由于高速转换器的采样速率限制在100 MSPS及以下，使用TTL或CMOS并行数据总线就足够了。例如，具有12个专用于数据的引脚的12位转换器可以通过相对于时钟的合理设置和保持时间来实现。

随着速度提高到100 MSPS以上，单端信号的建立和保持时间无法再保持。为了提高速度，高速转换器转向差分信号，但代价是引脚数增加。例如，12位转换器现在需要24个专用于数据的引脚。为了解决引脚数问题，采用了串行数据接口。具有 6× 序列化的转换器数据接口现在允许同一个 12 位转换器仅使用两个差分 I/O（仅四个引脚）传输数据。快进到今天，数据转换器现在正在使用JESD204B规范开发数据接口。

JEDEC标准组织发布了两个版本的JESD204高速串行数字接口规范。第一个版本是JESD204 2006规范，它将基于SerDes的高速串行接口的优势带到了最大速度额定值为3.125 Gbps的数据转换器中。它于2008年进行了修订（JESD204A 2008规范），并增加了重要的增强功能，包括支持多数据通道和通道同步。该规范的第二个版本JESD204B由国际JEDEC JC-16任务组（项目150.01）开发，该工作组由来自25家公司的约65名成员组成。它提供了许多主要增强功能，包括更高的最大通道速率、通过接口支持确定性延迟以及支持谐波帧时钟。

缺乏官方的一致性测试规范

与许多其他高速串行接口标准不同，JESD204B标准不包括官方的一致性测试规范。测试规范具有双重价值，因为它列出了为确保兼容性而必须执行的测试，以及执行这些测试的过程。不同制造商使用一致的程序有助于确保对规范的共同理解并消除假设的差异。缺乏官方的合规性测试规范并不意味着一切都丢失了。开发一套测试和程序所需的所有信息都可以在JESD204B规范及其引用的规范中找到。由各个芯片制造商和系统开发人员来汇总这些信息。

物理层测试

物理层（PHY）测试与单个数据通道驱动器和接收器电路有关：换句话说，链路的模拟测试。它们不包括数字功能或程序测试。为了实现开发完整的PHY测试列表，建议列表的目标，SerDes PHY测试可以从OIF-CEI-02.0规范第1.7节获得。JESD204B规范严格遵循这些建议，但确实包括一些修改。例如，JESD204B没有将随机抖动指定为独立的测试项目，而是选择将其包含在总抖动下。此外，JESD204B 指定 JSPAT、JTSPAT 和修改后的 RPAT 作为推荐的测试模式，而 OIF-CEI-02.0 指定使用 PRBS31 模式。

除了所需的PHY测试之外，还可以执行其他PHY测试，这些测试未在OIF-CEI-02.0规范或JESD204B规范的PHY部分中列出。可以查看其他SerDes一致性测试规范的示例，并找到诸如对内偏斜（对于发射器）和对内偏斜容差（对于接收器）之类的测试。在提出这些测试时，无意建议将这些测试添加到JESD204B规范中。无需额外的PHY测试即可确保JESD204B兼容性。目的是注意，如果特定的PHY测试失败，可以使用其他PHY测试来帮助深入了解原因。

设置测试列表后，可以从JESD204B规范中获得这些测试的限制。请记住，有三组限制：LV-OIF-11G-SR，LV-OIF-6G-SR和LV-OIF-SxI5。特定的JESD204B器件可能支持多组限制。在这种情况下，应针对支持的所有限制集测试组件。

JESD204B PHY测试的一个潜在混淆点是抖动术语。JESD204B 和 OIF-CEI-02.0 规范使用的术语与测试设备供应商使用的术语不同。测试设备制造商的术语基于行业标准的双狄拉克抖动模型。术语的这种差异是测试过程中潜在问题的一个点，因为抖动是一个相当棘手的话题。表1显示了我们对抖动术语的翻译（JESD204B规范使用的抖动术语与测试设备供应商使用的术语不同）。

JESD204B 抖动项	JESD204B 抖动名称	测试设备抖动和平移
T_UBHPJ	传输不相关的有界高概率抖动	BUJ （PJ 和 NPJ）
T_DCD	发射占空比失真	直流电
T_TJ	传输总抖动	泰杰
R_SJ-高频	接收正弦抖动，高频	PJ > 1/1667 × BR
R_SJ-最大	接收正弦抖动，最大值	PJ < 1/166，700 × BR
	接收有界高概率抖动 — 相关	东莞市
R_BHPJ	接收有界高概率抖动 - 不相关	新京报
R_TJ	接收总抖动	泰杰

JESD204B PHY测试的另一个潜在混淆点是数据速率高于11.1 Gbps时的眼图模板。JESD204B规范规定，对于大于11.1 Gbps的数据速率，应使用11.1 Gbps的标准化位时间。因此，如果以 12.5 Gbps（具有 80 ps 的位周期）运行，则表示将位周期用于 11.1 Gbps（90.9 ps）。这里的问题是，眼图遮罩可以通过从UI边缘或UI中心开始来构建，而JESD204B没有明确说明从哪个参考点开始。如果参考点是 UI 的中心，则眼图掩模比正常值大，为 12.5 Gbps，使发射器更难通过，但接收器更容易工作。如果参考点是 UI 的边缘，则眼图模板比正常小，为 12.5 Gbps，使发射器更容易通过，但接收器很难工作。最终，在解决此问题之前，建议针对两个掩码选项中的每一个进行测试，以确保兼容性。

时序测试

为JESD204B提供一份完整的时序测试列表并非易事。整个规范中至少有十几个时序图，并且不能立即看出哪些适用于发射器、通道或接收器。此外，有些仅适用于特定的子类（0、1 或 2）。如果只是将时序规范合并到一个表中，那么官方的一致性测试规范将特别有用。一旦花时间有条不紊地浏览时序规范，就不会混淆它们。

对于系统开发人员来说，时序的一个好处是，为JESD204B组件指定时序比从规范中立即看出的要容易得多。对于子类 0 和 2，只需指定器件时钟到 SYNC~ 时序。对于子类 1，只需指定器件时钟到 SYSREF 时序。

协议测试

与PHY测试一样，没有JESD204B协议测试的官方列表。因此，留给每个用户浏览规范并编译要测试的功能列表。本节列出了许多建议的协议测试，并简要介绍了它们。

一类协议测试是测试序列。对于PHY测试，JESD204B发射器必须能够输出JSPAT和修改后的RPAT模式。从协议的角度来看，需要验证这些模式是否正确。JESD204B接收器和JTSPAT模式也是如此。或者，如果它们支持 PRBS 模式，则还需要验证这些模式。接下来是短传输层和长传输层模式。包括这些是为了帮助系统开发人员通过证明链路通过传输层正常工作来调试他们的系统。从组件制造商的角度来看，必须针对设备支持的每种操作模式验证这些传输层模式，考虑到链路配置变量的数量，最终会出现很多情况。

关于协议测试的一个问题是如何在 12.5 Gbps 下进行。一种推荐的解决方案是使用带有串行数据解码器的高速示波器。许多高端示波器现在都配备了专用的触发芯片，用于触发8B/10B数据，例如JESD204B中使用的数据。图3显示了初始通道对齐序列（ILAS）开始时JESD204B数据通道的串行解码，速率为6 Gbps。

图2.JESD204B数据通道的串行解码速率为6 Gbps，显示ILAS的开始。可以围绕 ILAS 构建另一组协议测试。

图3.长 ISI PCB 末端的眼图。

可以围绕 ILAS 构建另一组协议测试。ILAS作为一个整体相当复杂，因此将其分解为各个组件可以使协议测试更有意义。以下是一些可以在变送器上测量以验证其操作的测试示例。多帧长度是否正确？每个多帧是否以 /R/ 控件代码开头，以 /A/ 控件代码结尾？/Q/ 控件代码是否位于正确的位置？链路配置数据是否正确且位于正确的位置？投连寿险包含数据;这是对的吗？ILAS持续多少个多帧？ILAS在所有车道上都一样吗？显然，围绕ILAS序列进行协议测试的潜力很大。

JESD204B没有很多握手，但它确实有什么是可以测试的。根据子类的不同，可以执行许多测试。由于 SYNC~ 信号可用于初始握手、错误报告和链路重新初始化，因此收发器和接收器组件是否相应地发挥了作用？接收方是否断言 SYNC~ 在正确的时间和正确的持续时间内开始？收发器是否根据 SYNC~ 断言的持续时间做出正确的反应？由于通过链路发送的数据也在握手（即 ILAS）中发挥作用，因此其内容和 SYNC~ 计时是否正确？

接下来，作为协议的一部分，需要测试一些较小的数字功能，包括加扰、8B/10B编码/解码、偏斜和偏斜容限、控制位、尾位、SYNC~信号组合、帧对齐监控和校正。所有这些函数都需要验证。

最后，还有一类称为错误处理的协议测试。该规范包括必须检测和报告的最小错误集：视差错误、非表内错误、意外的控制字符错误和代码组同步错误。但是，可以检测和报告更多潜在错误。对于JESD204B组件可检测到的每种类型，都应该进行协议测试。这些类型的协议测试对于测试和验证可能有点挑战，因为正常工作的链接永远不会执行它们。它们通常需要专门的测试设备。BERT模式生成器可以通过创建包含错误的模式来用于许多测试。也可以使用FPGA生成错误情况，并修改代码以专门生成这些错误。

加重和均衡测试

JESD204B规范很少提及加重和均衡。有一些注释，如“可能需要预强调”和“可能需要实现均衡”，从中可以确定规范允许它们，但没有提供任何额外的指导。当使用包含加重或均衡的JESD204B转换器时，如何确定是否打开它，如果是，打开多少？要回答这个问题，首先最好了解称为码间干扰（ISI）的抖动类型。ISI是由传输线的滤波效应引起的边沿时序变化的名称。在数学上，它可以简单地建模为低通滤波器。当通过传输线发送高速串行数据时，滤波会导致信号失真。加重和均衡抵消了ISI的滤波效应，目的是使通道末端的频率响应在频率范围内尽可能接近平坦，从而产生不会被ISI失真的信号。

在对强调和均衡以及ISI有基本的了解后，下一步是设置它们。许多人首先问的是，在有和没有加重/均衡的情况下，可以驱动多长的迹线。实际PCB设计有太多的变量会影响ISI，无法根据走线长度指定通道。走线宽度、走线长度、过孔与无过孔、介电材料、连接器与无连接器、走线材料、拐角、无源元件以及到接地层的距离等变量都会影响通道性能。那么，通道特性如何与加重/均衡相关联呢？解决方案是根据插入损耗指定通道。插入损耗在JESD204B规范中描述为信号随频率变化的功率损耗的量度。加重、均衡和PCB沟道都可能与插入损耗（和增益）有关。使用相关频率（JESD204B规范列出了四分之三波特率）和插入损耗限值（JESD204B列出了−6 dB），可以选择加重和/或均衡提供的增益，以使所选频率下的频率响应高于损耗限值。例如，在+9 GHz时损耗为−12 dB的PCB通道需要+6 dB的加重/均衡增益才能使总增益回升至−6 dB。

或者，转换器制造商可以提供加重/均衡设置与PCB插入损耗的关系表。这种方法可以产生更好的解决方案，因为它不依赖于那么多假设。为了为变送器构建这样的表格（并仿真终端系统设计），可以构建一组具有不同走线长度的测试评估板。

PCB走线末端的眼图可以直接测量，并与JESD204B接收器模板进行比较。通过尝试各种PCB走线长度，将有一个导致眼睛勉强通过接收器掩模。由于可以测量该特定走线的插入损耗，因此已知特定加重设置的驱动能力。比较图3（显示ISI PCB末端的眼图）和图4（显示进入ISI PCB的眼图） 在这种情况下，数据速率为5 Gbps，ISI PCB在4 GHz时具有8 dB的插入损耗，并且加重关闭。

图4.进入长 ISI PCB 的眼图.

重复此过程与加重设置将生成加重设置与插入损耗的表。在具有均衡功能的接收器上也可以采用类似的方法。从输出最大允许总抖动（ISI 抖动除外）的 BERT 发生器开始。使用同一组具有不同走线长度的ISI测试板，使用越来越长的走线进行测试，直到接收器开始出现超过目标误码率的错误（1×10）–15).测量PCB走线的插入损耗。对每个均衡器设置重复此操作。总之，如果JESD204B器件制造商仅提供加重/均衡增益，则可以使用第一种方法来选择设置。最好的方法是制造商提供设置与通道插入损耗的关系表。

应该使用加重还是均衡？从频率响应校正的角度来看，没有明确的理由使用一个而不是另一个。但是，在大多数情况下，加重可以以较低的功率产生一定的增益。如果系统功耗很重要，这可能是选择强调而不是均衡的原因。选择加重而不是均衡的另一个优点是，可以用示波器直接测量对信号的影响。

通常，JESD204B发射器具有加重功能，接收器具有均衡功能。您将如何确定何时打开两者？简单地说，如果通道的插入损耗不能通过加重或均衡来克服，那么是时候同时打开两者了。至于将它们中的每一个设置为多少增益，根据插入损耗（和增益）指定响应的一个优点是它是累加的。例如，在目标频率下：损耗为−20 dB的PCB走线、加重为+6 dB的发射器和均衡为+8 dB的接收器，总值为−20 dB + 6 dB + 8 dB = −6 dB。

仿真系统环境 — 噪声和抖动

没有终端系统设计是没有噪声和抖动的。仿真系统抖动在JESD204B规范中完全规定，但电压噪声没有规定。为了仿真终端系统设计中的电压噪声，组件制造商可以执行噪声容限测试。其中一个测试是电源噪声容限。对于此测试，噪声被注入到组件的各个电源域中。噪声的幅度增加，直到第一次一致性测试失败（通常在SerDes上失败的第一个测试将是抖动）。该测试在通常存在PCB噪声的频率范围内重复（几Hz至100 MHz左右）。生成容许的最大电源噪声与频率的关系图。可以在所有其他引脚上执行相同的测试。所有这些测试的最终结果通常是一组实用的PCB设计建议，例如“保持特定电源域的分离”，“在此引脚上使用旁路电容”或“不要在此引脚附近路由任何信号”。

测量时保持信号完整性

与任何高速串行测试应用一样，许多最佳实践适用于确保准确的测量结果，并且您必须确保您的仪器提供足够的性能和信号完整性，以提供准确的测量结果。以下是一些注意事项：

动态范围：通常，最好使用示波器模数动态范围的全范围，而不会削波放大器。虽然在查看时钟信号时削波可能是可以接受的，但这样做会在评估数据信号时隐藏ISI问题，并且还会影响仪器的边沿插值算法。

采样率：将示波器设置为最高采样率可为最准确的信号和抖动测量提供最佳定时分辨率。一个例外是，如果您以较低的时序精度查看更长的时间窗口。

捕获窗口：分析较长时间窗口内的信号可让您看到低频调制效应，如电源耦合和扩频时钟。不幸的是，增加捕获窗口会增加分析处理时间。在SerDes系统上，通常不需要查看CDR环路带宽以下被跟踪和抑制的调制效应。

测试点访问和解嵌：确保采用一种机制，使探头尽可能靠近发射机测试点，并尽可能靠近接收器测试点。如果测量过程从长走线和/或实际发射器/接收器测试点的夹具中引入不必要的信号不连续性，则高速信令测试、定时和幅度测量会严重影响裕量测试结果。

在某些情况下，探头接入点可能位于信号因传输线长度而降级的位置。在这种情况下，您可能需要解嵌传输线以查看真实信号是什么。解嵌涉及重新创建仪器和目标测试点之间测量通道的模型（使用带有 S 参数的线性方法）。该模型可应用于示波器中采集的波形数据，以解决这些传输线劣化问题（见图5）。

图5.眼图显示了在测试夹具、通道末端和后均衡器上进行的测量。

通过在测量技术中实践良好的信号完整性，您将能够更好地评估和表征JESD2024B等高速技术。

总结

最近发布的JESD204B接口可以可靠地增加转换器和逻辑器件之间的数据传输带宽，许多使用该接口的新器件正在走向市场。与许多其他高速串行接口标准不同，JESD204B标准不包括官方一致性测试规范，这给必须彻底测试和调试其设计的系统设计人员带来了许多挑战。幸运的是，该规范包含足够的信息来开发测试程序，包括 PHY、定时和协议测试。

除了验证性能和是否符合规范外，测试还有助于确定系统设计中是否需要加重或均衡，并有助于识别不需要的噪声和抖动源。与任何高速串行测试工作一样，应遵循仪器选择、设置和探测的最佳实践，以确保一致和准确的结果。

审核编辑：郭婷