JESD204B与串行LVDS接口在宽带数据转换器应用中的考虑因素

JESD204A/JESD204B串行接口行业标准旨在解决以高效和节省成本的方式将最新的宽带数据转换器与其他系统IC互连的问题。其动机是标准化接口，通过使用可扩展的高速串行接口，减少数据转换器与其他设备（如现场可编程门阵列（FGPA）和片上系统（SoC））设备）之间的数字输入/输出数量。

趋势表明，新应用以及现有应用的进步正在推动对采样频率和数据分辨率越来越高的宽带数据转换器的需求。与这些宽带转换器之间传输数据会带来重大的设计问题，因为现有I/O技术的带宽限制迫使转换器产品需要更高的引脚数。因此，系统的PCB设计在互连密度方面变得越来越复杂。挑战在于路由大量高速数字信号，同时管理电噪声。提供具有GSPS采样频率的宽带数据转换器的能力，使用更少的互连，简化了PCB布局挑战，并允许在不影响整体系统性能的情况下实现更小的外形尺寸。

市场力量继续要求在给定系统中提供更多特性、功能和性能，从而推动了对更高数据处理能力的需求。高速模数转换器和数模转换器-FPGA接口已成为一些系统OEM满足其下一代数据密集型需求的限制因素。JESD204B串行接口规范专门用于通过寻址这一关键数据链路来帮助解决此问题。图1显示了使用JESD204A/JESD204B的典型高速转换器-FPGA互连配置。

图1.采用 JESD204A/JESD204B 接口的典型高速转换器至 FGPA 互连配置（来源：Xilinx）。®

推动该规范部署的一些关键终端系统应用，以及串行低压差分信号（LVDS）和JESD204B之间的对比，是本文其余部分的主题。

推动对JESD204B需求的应用

无线基础设施收发器

当今无线基础设施收发器中使用的基于 OFDM 的技术（如 LTE）使用在 FPGA 或 SoC 设备上实现的 DSP 模块驱动天线阵列元件，为每个用户的手机生成波束。每个阵列元件都需要在发送或接收模式下每秒在FPGA和数据转换器之间移动数百兆字节的数据。

软件定义无线电

当今的软件定义无线电利用先进的调制方案（可动态重新配置）和快速增加的信道带宽，以提供前所未有的无线数据速率。天线路径中的高效、低功耗、低引脚数FPGA至数据转换器接口对其性能起着关键作用。软件定义无线电架构是多载波、多模无线网络收发器基础设施不可或缺的一部分，支持 GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX 和 TD-SCDMA。

医疗成像系统

包括超声、计算断层扫描 （CT） 扫描仪、磁共振成像 （MRI） 在内的医学成像系统可生成许多数据通道，这些数据通道通过数据转换器流向 FPGA 或 DSP。 不断增加的 I/O 数量要求使用中介层来匹配 FPGA 和转换器引脚排列，从而增加了 PCB 的复杂性，从而推动了组件数量。这为客户的系统增加了额外的成本和复杂性，而更高效的JESD204B接口可以解决这一问题。

雷达和安全通信

当今先进的雷达接收机上日益复杂的脉冲结构正在将信号带宽推向1 GHz或更高。最新一代有源电子缩放阵列（AESA）雷达系统可能有数千个元件。需要基于SERDES的高带宽串行接口将阵列元件数据转换器连接到处理传入和生成传出数据流的FPGA或DSP。

串行LVDS与JESD204B的比较

在LVDS系列和JESD204B接口之间进行选择

为了在使用LVDS或各种版本的JESD204串行接口规格的转换器产品之间进行最佳选择，比较每个接口的特性和功能是有用的。表 1 中提供了简短的表格比较。在SERDES级别，LVDS和JESD204之间的显着区别是通道数据速率，与LVDS相比，JESD204支持每通道串行链路速度的三倍以上。在比较多器件同步、确定性延迟和谐波时钟等高级特性时，JESD204B是唯一提供此功能的接口。需要宽带宽多通道转换器且对所有通道和通道的确定性延迟敏感的系统将无法有效使用 LVDS 或并行 CMOS。

功能	串行低密度驱动器	JESD204	JESD204A	JESD204B
规范发布	2001	2006	2008	2011
最大通道速率 （Gbps）	1.0	3.125	3.125	12.5
多车道	不	不	是的	是的
车道同步	不	不	是的	是的
多设备同步	不	是的	是的	是的
确定性延迟	不	不	不	是的
谐波时钟	不	不	不	是的

LVDS 概述

LVDS是将数据转换器与FPGA或DSP接口的传统方法，LVDS于1994年推出，旨在提供比现有RS-422和RS-485差分传输标准更高的带宽和更低的功耗。随着1995年TIA/EIA-644的发布，LVDS实现了标准化。LVDS的使用在1990年代后期有所增加，随着2001年TIA/EIA-644-A的发布，该标准进行了修订。

LVDS使用具有低电压摆幅的差分信号进行高速数据传输。发射器通常驱动±3.5 mA电流，极性与逻辑电平相匹配，通过100 Ω电阻发送，在接收器处产生±350 mV电压摆幅。始终导通的电流沿不同方向布线，以产生逻辑 1 和 0。LVDS的始终开启特性有助于消除在单端技术中晶体管打开和关闭时有时会发生的同步开关噪声尖峰和潜在电磁干扰。LVDS的差分特性也提供了对共模噪声源的相当大的抗扰度。TIA/EIA-644-A 标准建议最大数据速率为 655 Mbps，尽管它预测理想传输介质的速度可能超过 1.9 Gbps。

FPGA或DSP与数据转换器之间数据通道数量和速度的大幅增加，特别是在前面描述的应用中，给LVDS接口带来了一些问题（见图2）。在现实世界中，差分LVDS线的带宽限制在约1.0 Gbps。在许多当前应用中，这就产生了对大量高带宽PCB互连的需求，每个互连都是潜在的故障点。大量的走线也增加了PCB的复杂性或整体外形尺寸，从而提高了设计和制造成本。在某些应用中，数据转换器接口成为在带宽密集型应用中实现所需系统性能的限制因素。

图2.使用并行CMOS或LVDS的系统设计和互连方面的挑战。

JESD204B 概述

JESD204数据转换器串行接口标准由JEDEC固态技术协会JC-16接口技术委员会创建，旨在为数据转换器提供更高速的串行接口，以增加带宽并减少高速数据转换器与其他设备之间的数字输入和输出数量。该标准基于IBM开发的8b/10b编码技术，该技术消除了对帧时钟和数据时钟的需求，能够以更高的速度实现单线对通信。

2006年，JEDEC发布了针对单个3.125 Gbps数据通道的JESD204规范。JESD204接口是自同步的，因此无需校准PCB走线的长度以避免时钟偏差。JESD204利用许多FPGA上提供的SERDES端口来释放通用I/O。

JESD204A于2008年发布，增加了对多个时间对齐数据通道和通道同步的支持。这种增强功能使得使用更高带宽的数据转换器和多个同步数据转换器通道成为可能，对于蜂窝基站中使用的无线基础设施收发器尤其重要。JESD204A还提供多器件同步支持，这对于使用大量ADC的器件（如医疗成像系统）非常有用。

JESD204B是该规范的第三个修订版，将最大通道速率提高到12.5 Gbps。 JESD204B还增加了确定性延迟，可在接收器和发射器之间传达同步状态。JESD204B中也引入了谐波时钟，使得从具有确定性相位的低速输入时钟获得高速数据转换器时钟成为可能。

结论

JESD204B工业串行接口标准减少了高速数据转换器与FPGA和其他器件之间的数字输入和输出数量。更少的互连简化了布局，并有可能实现更小的外形尺寸（参见图 3）。这些优势对于各种高速数据转换器应用非常重要，例如无线基础设施收发器、软件定义无线电、医疗成像系统以及雷达和安全通信。ADI公司是JESD204标准委员会的原始参与成员，我们同时开发了兼容的数据转换器技术和工具以及全面的产品路线图。通过为客户提供将我们的尖端数据转换器技术与JESD204A/JESD204B接口相结合的产品，我们希望使客户能够解决他们的系统设计问题，同时利用这一重大的接口突破。

图3.JESD204具有高速串行I/O功能，解决了系统PCB复杂性挑战。

审核编辑：郭婷