具有分布式锁相环的相控阵的系统级LO相位噪声模型

对于数字波束成形相控阵，LO生成考虑的常见实现方法是将公共参考频率分配给分布在天线阵列内的一系列锁相环。利用这些分布式锁相环，评估组合相位噪声性能的方法在当前文献中没有很好的记录。

在分布式系统中，公共噪声源是相关的，如果保持不相关，则当RF信号组合时，分布式噪声源会减少。这对于评估系统中的大多数组件非常直观。对于锁相环，环路中的每个分量都有相关的噪声传递函数，它们的贡献是控制环路和任何频率转换的函数。这增加了尝试评估组合相位噪声输出的复杂性。通过基于已知的锁相环建模方法，以及对相关与不相关贡献因素的评估，提出了一种跨频率偏移跟踪分布式PLL贡献的方法。

介绍

在任何无线电系统中，接收器和激励器的本振（LO）生成都经过仔细的设计。随着相控阵天线系统中数字波束成形的普及，由于将LO信号和参考频率分配到大量分布式接收器和激励器，设计变得更加复杂。

系统架构级别的权衡是分配所需的LO频率或分配较低频率的参考，并在靠近使用点的物理位置创建所需的LO。在本地创建LO的一个现成且高度集成的选项是通过锁相环。下一个挑战是评估来自各种分布式组件以及集中式组件的系统级相位噪声。

具有分布式锁相环的系统如图1所示。一个公共参考频率被分配到许多锁相环，每个锁相环产生一个输出频率。假设图1a的LO输出是图1b中混频器的LO输入。

图1.分布式锁相环系统。每个振荡器都锁相到一个公共参考振荡器。LO信号（1至N）施加于相控阵中所示混频器的LO端口。

系统设计人员面临的挑战是跟踪分布式系统的噪声贡献，了解相关噪声源与不相关噪声源，并估算整体系统噪声。在锁相环中，噪声传递函数加剧了这一挑战，噪声传递函数既是锁相环中频率转换和环路带宽设置的函数。

动机：组合锁相环的测量示例

组合锁相环的测量示例如图2所示。这些数据是通过组合来自多个ADRV9009收发器的发射输出来获取的。图中显示了单个IC、2个组合IC和4个组合IC的案例。在本数据集中，当IC组合在一起时，有明显的10logN改进。为了达到这一结果，需要一个低噪声晶体振荡器参考源。下一节中模型的动机是推导出一种方法，以计算该测量如何在具有许多分布式收发器的大型阵列中扩展，更普遍地扩展到具有分布式锁相环的任何架构。

图2.组合两个锁相环的相位噪声测量。

锁相环模型

锁相环中的噪声建模有据可查。1–5输出相位噪声图如图3所示。在这种类型的图中，设计人员可以快速评估环路中每个组件的噪声贡献，这些贡献因素的累积导致整体噪声性能。模型参数设置为代表图2所示数据，如果要组合大量IC，源振荡器用于创建相位噪声估计。

图3.典型的锁相环相位噪声分析，显示了所有组件的噪声贡献。总噪声是所有贡献因素的组合。

为了检查分布式锁相环的影响，首先从PLL模型中导出参考贡献和其余PLL组件的贡献。

将已知 PLL 模型扩展到分布式 PLL 模型

接下来，描述了计算具有许多分布式锁相环的系统的组合相位噪声的过程。这种方法基于能够将基准振荡器的噪声贡献与VCO和环路组件的噪声贡献分开。图4显示了单个参考振荡器到多个PLL的假设分布式示例。此计算假设无噪声分布，这不切实际，但可用于说明原理。假设分布式PLL的噪声贡献不相关，并减少10logN，其中N是分布式PLL的数量。随着通道的增加，噪声在较大的偏移频率下得到改善，对于大型配电系统，噪声几乎完全由参考振荡器主导。

图4.开始分布式锁相环相位噪声建模方法：从PLL模型中提取参考振荡器和锁相环中除参考振荡器以外的所有其他组件的相位噪声贡献。组合相位噪声与分布式锁相环数量的关系假设参考噪声是相关的，并且分布在许多PLL中的噪声贡献者是不相关的。

图4所示的示例简化了对参考振荡器分布的假设。在真正的系统分析中，预计系统设计人员还将考虑参考振荡器分布中的噪声贡献，这将降低整体结果。然而，像这样的简化分析对于直观地了解架构权衡如何影响整体系统相位噪声性能非常有用。接下来，我们看看相位噪声对配电系统的影响。

考虑参考分布中的相位噪声

接下来将评估分发选项的两个示例。考虑的第一个情况如图 5 所示。在本例中，选择用于VCO频率快速调谐的宽带PLL。参考信号的分配通过时钟PLLIC实现，时钟PLLIC也很常见，以简化JESD接口等数字数据链路的时序约束。个人贡献者显示在左下角。这些贡献者位于器件的频率处，不会缩放到输出频率。右下方的相位噪声图显示了不同数量的分布式PLL的系统级相位噪声。

图5.分布式宽带PLL，配电中带有PLLIC。

该模型的一些功能值得注意。假设单个高性能晶体振荡器，标称频率为100 MHz，中央振荡器的各个贡献者反映在相当高端的晶体振荡器中可用的功能上，尽管不一定是可用的最佳和最昂贵的选择。虽然中央振荡器输出可以扇出到有限数量的分布PLL，但这些PLL会再次扇出到某个实际限制，并重复以服务于系统中的完整分布。对于此示例中的分布贡献，假设有 16 个分布组件，然后假设这些组件再次扇出。左下角所示的配电电路的单个贡献是没有参考振荡器贡献的PLL组件的噪声。本例中的分布假设与源振荡器的频率相同，并且根据可用于此功能的典型IC选择噪声贡献器。

假设宽带PLL标称频率为S波段频率，设置为1 MHz环路带宽以实现快速调谐，这与实际的环路宽度差不多。

值得注意的是，选择这些模型是为了说明可能实用的典型模型，并说明了数组中的累积效应。任何详细设计都可能能够改善预期的特定PLL噪声曲线，并且此分析方法旨在帮助工程决策在哪里分配设计资源以获得最佳整体结果，而不是针对可用组件做出确切的要求。

图5中的右下角图计算了LO分布的总组合相位噪声。应用每个贡献因素的PLL噪声传递函数，该函数既与输出频率成比例，又包括PLL环路带宽的影响。系统数量也包括在内，并假设是不相关的，因此，该贡献减少了10logN。对于分布数量，如前所述，假设为 16，并且分配贡献减少了 10log16。在实践中，随着分布的重复，这将进一步降低。但是，额外的噪声贡献不太重要。对于大型阵列中的扇出分布，噪声将由第一组有源器件主导。在由 16 个组扇出的情况下，使得每个有源设备都是 16 个更多有源设备的输入，如果所有设备彼此不相关，则 16 个附加分布层仅降级 ~0.25 dB。继续分配将产生更少的总体贡献。因此，为了简化分析，不包括此效应，并且根据前16个平行分布分量计算分布的噪声贡献。

生成的曲线说明了几种效应。与单个PLL模型类似，接近噪声由参考频率主导，远端噪声由VCO主导，远端噪声随着不相关的VCO相加而改善。这是相当直观的。不直观的是模型的值，是由分布中的选择主导的很大一部分偏移频率。因此，我们需要考虑第二个噪声分布较低、PLL环路带宽较窄的示例。

图 6 说明了一种不同的方法。使用相同的低噪声晶体振荡器作为参考。这是通过RF放大器分配的，而不是通过PLL重新定时和重新同步。分布式PLL以固定频率选择。这有两个影响：在调谐范围较窄的单个频率下，VCO本质上可以更好，环路带宽可以做得更窄。左下角的图显示了各个贡献者。中央振荡器与前面的示例相同。请注意分配放大器：在考虑低相位噪声放大器时，它们的性能不是特别高，但比使用PLL IC要好得多，如上例所示。分布式PLL在更高的偏移频率下通过更好的VCO和更窄的环路带宽得到改善，但~1 kHz的中频实际上比宽带PLL示例差。右下角显示了组合结果：参考振荡器在低频中占主导地位，在环路带宽之上，分布式PLL在性能上占主导地位，并且随着阵列尺寸和分布式PLL数量的增加而得到改善。

图6.分布窄带PLL，分布中带有放大器。

图 7 显示了两个示例的比较。请注意，从~2 kHz到5 kHz的失调频率差异很大。

图7.图5和图6的比较说明了取决于所选分布和架构的各种系统级性能。

分布式 PLL 阵列级注意事项

基于对整体系统相位噪声性能的加权贡献的理解，可以得出与相控阵或多通道RF系统架构相关的几个结论。

锁相环带宽

针对相位噪声优化的传统锁相环设计将环路带宽设置为偏移频率，以最大限度地降低整体相位噪声曲线。这通常是在基准振荡器相位噪声归一化为输出频率的频率下，与VCO相位噪声交叉。对于具有许多锁相环的分布式系统，这可能不是最佳环路带宽。分布式组件的数量也需要考虑。

为了在采用分布式锁相环的系统中获得最佳LO噪声，需要窄环带宽，以最小化基准电压源的相关噪声贡献。

对于需要快速调谐PLL的系统，通常会加宽环路带宽以优化速度。不幸的是，这本身就是优化分布式相位噪声贡献的错误方向。克服这个问题的一种选择是在宽带环路之前进行分布式窄带清理环路，以降低基准电压源和分布噪声相关的失调频率。

大型阵列

对于使用数千个通道的系统，如果分布式组件的贡献可以保持不相关，则可以从这些组件中获得显着的改进。主要关注点可能围绕参考振荡器的选择以及保持分布式接收器和激励器的低噪声分配系统而发展。

直接取样系统

随着GSPS转换器在速度和RF输入带宽方面的不断增加，直接采样系统正在实现微波频率。这导致了一个有趣的权衡。数据转换器只需要一个时钟频率，RF调谐完全在数字域中完成。通过限制调谐范围，可以使VCO具有改进的相位噪声性能。这也导致创建数据转换器时钟的PLL的环路带宽较低。较低的环路带宽会将基准振荡器的噪声传递函数改变为较低的失调频率，从而降低其对系统的总体贡献。这一点与改进的VCO相结合，在某些情况下可能在分布式系统中具有优势，即使单通道比较似乎有利于替代体系结构：

组件选项

设计人员可以使用大量组件选项，具体取决于系统架构中所需的选择。提供 2018 年更新的射频、微波和毫米波产品选择指南。

最近的集成VCO/PLL选项包括ADF4371/ADF4372。它们分别提供高达 32 GHz 和 16 GHz 的输出频率，具有 –234 dBc/Hz 的先进 PLL 相位噪声 FOM。ADF5610提供高达15 GHz的输出。ADF5355/ADF5356输出的工作频率高达13.6 GHz，ADF4356的工作频率高达6.8 GHz。

对于单独的PLL和VCO实现，ADF41513 PLL的工作频率高达26 GHz，并具有–234 dBc/Hz的先进PLL相位噪声FOM。有时，选择PLL IC的一个考虑因素是以尽可能高的频率操作鉴相器，以最小化环路中的噪声，从20logN乘以到输出。HMC440、HMC4069、HMC698和HMC699的工作频率为1.3 GHz。 对于 VCO，2018 年选型指南列出了从 2 GHz 到 26 GHz 的数十种 VCO 选项。

对于直接采样选项，ADC和DAC均已发布。这些产品可在L波段和S波段直接采样。ADC具有更高的输入频率带宽，可直接采样至C波段。AD9208是一款双通道3 GSPS ADC，输入频率高达9 GHz，可在奈奎斯特上部区域进行采样。AD9213是一款单通道10 GSPS ADC，支持具有大瞬时带宽的接收器。对于DAC，AD917x系列具有双通道12 GSPS DAC，AD916x系列具有单个12 GSPS DAC，针对更低的残余相位噪声和改进的SFDR进行了优化。两个系列都支持L波段和S波段波形生成。

审核编辑：郭婷