FPGA电源的保养和馈送：成功之路和原因指南

现代FPGA是有史以来最复杂的集成电路之一。它们采用最先进的晶体管技术和尖端的建筑结构，以实现令人难以置信的灵活性和最高的性能。随着时间的推移，随着技术的进步，这种复杂性决定了在使用FPGA的系统设计和实现方面做出某些妥协。这一点在电源中最为明显，每一代新的FPGA都必须更加精确、更敏捷、更可控、更小、更高效、更具有故障感知能力。

在本文中，我们将专门研究Altera Arria 10 FPGA的一些限制规范，以及它们对电源设计的意义。然后，我们将讨论最佳的供电解决方案，并制定计划，以成功满足所有规格，并使用ADI公司的全套电源系统管理（PSM）IC（包括LTC3887、LTC2977和LTM4677）使我们的FPGA以最佳效率、速度和功率水平运行。

FPGA 电源要求（解释数据手册）

工程师应该把大部分时间花在编程上，他们不想花时间和精力去思考设计合适的电源。事实上，供电的最佳方法是使用坚固、灵活、经过验证的设计，以满足要求并随项目扩展。在这里，我们仔细看看一些重要的电源规格及其含义。

电压精度

核心电源电压是平衡FPGA功耗和性能的最重要关键之一。规格文档给出了可接受的电压范围，但总范围并不是完整的情况。与所有事情一样，需要进行权衡和优化。

表1是流行的Altera Arria 10 FPGA的核心电压规格示例。1虽然这些数字特定于Arria 10，但它们代表了其他FPGA内核电压要求。该范围相当于标称电压周围的 ±3.3% 容差。FPGA在此电压窗口内运行良好，但整体情况更为复杂。

象征	描述	条件	最低	典型	最大	单位
V抄送	核心电压电源	标准和低功耗	0.87 0.92	0，9 0.95	0.93 0.98	五 五
		智能视频	0.82		0.93	V

请注意标有“SmartVID”的行，范围为0.82 V至0.93 V。这代表了当FPGA通过SmartVID请求自己的内核电压时可能出现的宽电压范围2界面（稍后会详细介绍）。此 SmartVID 规范表明了 FPGA 的一个基本事实：它可以在不同的电压下工作，具体取决于其特定的制造容差以及它正在实现的特定逻辑设计。一个 FPGA 所需的静态电压可能与另一个 FPGA 不同。电源必须能够响应和适应。

目标是产生恰到好处的性能水平来操作编程功能，而不会消耗不必要的功率。我们从半导体物理学以及Altera、Xilinx（图1）和其他公司公布的数据中了解到，动态和静态功耗将随着内核V的增加而急剧增加。®DD，因此目标是为 FPGA 提供足够的电压来满足其时序要求，但仅此而已。过高的功耗对提高性能没有任何作用。事实上，它使情况变得更糟，因为晶体管漏电流随着温度的升高而增加，从而消耗更多不需要的功率。由于这些原因，当务之急是优化设计和工作点的电压。

图1.赛灵思 Virtex V 功耗与酷睿 V抄送.

这种优化过程需要非常精确的电源才能成功。稳压器的不精度必须计入误差预算，并从可用于优化的可用电压范围中减去。如果内核电压降至要求以下，FPGA可能会因时序错误而失效。如果内核电压漂移到最大规格以上，可能会损坏FPGA，或者可能会在逻辑中造成保持时间故障。必须通过考虑电源容差范围来防止所有这些情况，并且仅保证保持在规格限制内的命令电压。

问题在于大多数电源稳压器不够准确。调节电压可能位于命令电压周围的容差范围内，并且可能随负载条件、温度和年龄而漂移。保证 ±2% 容差的电源可以在 4% 电压窗口内的任何位置进行调节。为了补偿电压可能过低2%的可能性，命令电压必须比满足时序所需的电压高2%。如果稳压器随后漂移到命令电压以上 2%，它将比该工作点所需的最小电压高 4%。这仍然满足 FPGA 要求的指定电压，但会浪费大量功率（图 2）。

图2.电源稳压器容差权衡。

解决方案是选择能够以更严格的电压容差运行的电源稳压器。可以命令容差为 ±0.5% 的稳压器在所需的工作频率下工作得更接近最低要求规格，并且保证其低于所需电压的 1%。FPGA将正常工作，并且在该工作条件下将消耗尽可能小的功率。

LTC388x 系列电源控制器可确保在一个宽、可配置的电压范围内实现优于 ±0.5% 的调节输出电压容差。LTC297x 系列电源系统管理器保证了一个优于 ±0.25% 的修整稳压器容差。凭借这些精度，可以优化任何FPGA的功耗与性能权衡。

热管理

电源精度的更微妙含义体现在热预算中。由于静态功耗远非可忽略不计，因此FPGA即使什么都不做也会发热。温度升高会导致更多的静态功耗，从而进一步提高工作温度（图 3）。向电源添加不必要的电压只会使此问题变得更糟。不准确的电源需要在工作电压中有一个保护带，以确保有足够的电压来完成这项工作。由容差、系统组件可变性和工作温度变化导致的电源电压不确定性会产生明显高于最小要求的电压。当施加到FPGA时，这种额外的电压会导致热问题，甚至在高处理负载下会导致热失控。

图3.电源电流与工作温度的关系

补救措施是提供非常精确的电源，产生恰到好处的电压，并且不超过必要的电压，这正是ADI电源系统管理（PSM）器件擅长的。

智能视频

SmartVID 是 Altera 的名称，用于根据 FPGA 本身的要求，以最佳电压运行每个单独的 FPGA 的技术。FPGA内部有一个寄存器，其中包含一个特定于器件的电压（在工厂编程），保证FPGA在该电压下高效运行。FPGA 内部的一段编译 IP 可以读取此寄存器，并通过外部总线向电源发出请求，以提供此精确电压（图 4）。一旦达到电压，它在工作期间保持静止。

图4.Altera SmartVID结构。

SmartVID 应用对电源的要求包括特定的总线协议、电压精度和速度。总线协议是FPGA用于将其所需电压传送给功率稳压器的几种方法之一。在可用的方法中，PMBus是最灵活的，因为它适用于最广泛的电源管理IC。SmartVID IP 使用两个 PMBus 命令：VOUT_MODE 和 VOUT_COMMAND，通过这两个命令，它将符合 PMBus 标准的功率调节器命令到正确的电压。

稳压器的电压精度和速度要求包括自主启动电压（在PMBus激活之前），每10 ms接受新电压命令的能力，在电压调整阶段每10 ms采取10 mV步进的能力，以及在10 ms步进时间内稳定到目标30 mV （~3%）以内的能力， 最终斜坡上升到命令电压，并在FPGA操作期间保持静态。

虽然Altera使用SmartVID，但整个行业还有其他类似的技术可以完成大致相同的事情。最简单的方法之一是在工厂测试每块电路板，并在电源的非易失性存储器中编程一个精确的电压，以优化该特定电路板的性能。这种技术不需要任何进一步的干预，电源就可以在正确的电压下工作。这是采用EEPROM的电源管理器或控制器的优势。

LTC388x 系列电源控制器可以满足 Altera SmartVID 的所有要求。此外，LTM4675 / LTM4676 / LTM4677 μModule 稳压器可轻松满足这些要求，并以单个紧凑的形式提供完整的解决方案。

时序收敛

任何逻辑块的计算速度都取决于其电源电压。在限制范围内，更高的电压可提供更快的性能。我们已经看到了为什么我们不能简单地在最高电压下运行以保证最佳速度。另一方面，我们必须在足够高的电压下工作，如图5所示。

图5.FPGA 工作频率与 V 的关系DD折衷。

图5的一个重要含义是，当特定设计不符合其逻辑时序要求并落入故障区域时，可以做些什么。通常，在将设计提交硬件之前，功能与故障之间的界限尚未明确定义，并且无法预先确定其通过时序的特定电压。唯一的选择是提前承诺远高于最小值的电压，从而浪费功率来保证功能，或者设计一个灵活的电源，可以在测试时适应硬件的需求，甚至像SmartVID一样，在上电时。适应未知需求的能力使ADI PSM器件的精度更具价值，因为FPGA设计人员可以在实际设计和任何开发阶段以功耗换取性能。

电源排序 101

摩尔定律推动了现代FPGA中晶体管缩小的趋势，并迫使使用这些微型晶体管所涉及的权衡取舍，这些晶体管非常快速和小，但更脆弱。包含数亿个晶体管的芯片必须被分割成可以独立设计和管理的内核、模块和分区。这些考虑的实际结果是FPGA具有许多电源域。最近的一些FPGA有十几个电源需要保持快乐。除了电压、电流、纹波和噪声外，还包括启动、关断和故障条件下的顺序。

最近的FPGA规范对启动和关闭电源时的顺序提出了具体要求。Xilinx 和 Altera 都建议采用特定的排序和时序，以确保 FPGA 正确复位，保持最小的电流消耗，并在电源转换期间将其 I/O 保持在适当的三态配置中。考虑到每个FPGA的电源数量，排序任务的复杂性相当高。

Altera Arria 10 处方将电源分为三个序列组（1、2 和 3），并要求它们按顺序 1、2 和 3 向上排序，以相反的顺序向下排序：3、2 和 1。3

图6.Altera Arria 10 上序列组顺序。

同样，Xilinx 对 Virtex UltraScale FPGA 上序的建议是：VCCINT/VCCINT_IO/ 5中科布拉姆/ 5科考/VCCAUX_IO和 V首席运营官.下序与上序顺序相反。4

这些只是众多可用 FPGA 中的两个。几乎每个现代FPGA系统都有多个电源轨，最明显的问题之一是，它们应该以什么顺序打开和关闭？即使没有明确的排序要求，也有充分的理由强制执行确定性事件序列。以下是一些可用的设计选项。

无排序：让电源自行上升和下降。可能出现什么问题？

硬件级联排序：每个上升的电源都经过硬连线，以启用下一个电源。这仅在供应增加时才有效。

基于 CPLD 的排序：使用可编程逻辑创建自定义解决方案。这很灵活，但整个挑战都落在了设计师身上。

基于事件的排序：基于事件的排序类似于级联排序，但更灵活，因为它可以向上和向下操作。专用的时序控制器IC可以编程，并处理许多故障场景和极端情况。

基于时间的排序：基于时间的排序在指定时间触发每个事件。结合全面的故障管理，基于时间的时序控制器可以灵活、确定且安全。

以下各节将更详细地探讨这些选项。

无排序

可以在完全没有管理的情况下打开电源系统。当主电源可用或ON开关激活时，稳压器开始调节。当断电或ON开关关闭时，稳压器停止调节。当然，这种方法的问题很多。有些比其他的更明显。

缺乏时序决定论会对系统产生各种影响。首先，它强调灵敏的FPGA。这可能会导致立即发生灾难性故障，或者可能导致过早老化，从而缓慢降低性能。两者都不好。它还可能导致不可预测的上电复位行为或上电时逻辑状态不确定，从而使系统稳定性受到质疑且难以调试。故障检测和响应、能源管理和调试支持等问题在该方案中完全没有答案。一般来说，避免电源排序会招致灾难。

级联测序

一种稍微更有条理的测序方法是经典的PGOOD-to-RUN硬连线级联，如图7所示。这就像多米诺骨牌倒下一样：每个人都点击序列中的下一张，这保证了按顺序前进。这种技术的好处是简单。不幸的是，它也有其缺点。虽然它通常可以充分用于对电源系统进行排序，但它不能反向（或任何其他顺序）运行以进行下排序。只能有一个序列顺序。此外，该方案无法在不确定的操作条件下优雅地处理故障或管理能源。它不够聪明，无法做出任何决定。如果序列的一个阶段失败，接下来会发生什么？如果一个工作电源掉电，会发生什么情况？答案是不确定的，调试这些问题并不容易。

图7.PGOOD-to-RUN级联测序。

FPGA 或 CPLD 排序

在电路板上使用辅助CPLD或FPGA对电源进行排序是许多设计人员选择的选项。在由数字设计师设计并为数字设计师设计的系统中，它具有一定的吸引力。设计一个数字控制模块是很自然的，可以编程到FPGA中，以控制另一个FPGA的电源。这里的决定可能具有欺骗性，因为电源系统并不像从数字控制的角度来看那么简单。

如果设计人员希望从上到下解决电源排序、控制和管理问题，他们必须首先彻底了解其复杂性。我们已经讨论了其中的许多，还有更多，例如检测和响应可能在微秒级时间尺度上发生的过压和欠压情况，检测危险电流和温度，记录遥测和状态，以及提供启动和调试服务，以使硬件人员的生活更轻松。除了数字算法之外，所有这些考虑因素都需要专用的模拟硬件。

对于希望走这条路的勇敢设计人员，ADI公司提供了几种模拟前端IC来帮助完成这项任务。在数字位和模拟电源之间的接口处，LTC2936 提供了 6 个坚固耐用、高度准确的可编程阈值模拟比较器，以检测快速事件并将数字状态发送到逻辑。它还具有三个可编程 GPIO 引脚，用于附加功能。该可编程IC具有EEPROM，可在启动时实现几乎即时启动的功能，并能够存储故障遥测数据，以便通过其I2C/SMBus interface. A convenient way to use LTC2936 is shown in Figure 8.

Figure 8. LTC2936 programmable voltage supervisor.

In addition to the fast comparator functions, there must be an analog-to-digital converter (ADC) to gather telemetry. A proven choice is the LTC2418, which can monitor up to 16 channels of analog signals with its fast-settling 24‑bit Σ-Δ ADC and 4-wire SPI interface. The board controller can readily stream measurements and monitor many points of interest in the system.

In general, there are many, many options for using an FPGA or CPLD to control power sequencing. This approach works, but somebody must own the digital and analog designs, including all of the inevitable design bugs, opportunities for unimaginable corner cases and faults, and the unhappy question of support. There are certainly easier ways to build a power system.

Simple Sequencer/Supervisors

Solving the puzzle of robust sequencing and fault handling is the domain of the simple sequencer/supervisors. These do the important job of sequencing the power rails and ensuring that they remain within their specified limits during operation (supervision). The LTC2928 is an easy to use pin-strap configurable sequencer with configurable sequence timing (down is the reverse of up), and configurable supervisor voltage thresholds. It has the potential to meet the requirements, but has no frills and offers no digital programmability or telemetry.

图9.LTC2937 电源监控器和排序器。

在具有EEPROM的可编程时序控制器和监控器类别中，LTC2937。它具有全数字可编程性，具有基于时间和基于事件的排序功能，并且可以对任意数量的电源进行排序和监控，处理故障并将故障状态记录到EEPROM黑匣子中。对于不需要电压管理和遥测的情况，这是一个有价值的解决方案。

电力系统管理

要充分利用完整PSM的所有优势，请使用ADI公司的PSM IC。这些引入了自主上下任意数量的电源轨排序的能力;精确控制轨道电压优于0.5%（或在某些情况下为0.25%）;测量和报告电压、电流、温度和状态遥测;协同处理复杂的故障场景;并将详细的故障信息记录到EEPROM。

排序由定时握手系统完成，所有IC都同意时间零和时基，所有序列事件发生在预编程时间（基于时间的排序）。这允许任意数量的电源轨自主上序和下序。

PSM IC系列包括具有自己的开关驱动器和模拟环路控制的控制器，以处理开关电源的各个方面。或者，电源管理器包含一个环绕外部电源的伺服回路，将电源管理的所有功能（包括排序、监控和监控）添加到任何电源轨，从开关电源稳压器到 LDO 稳压器。电源管理器的一个示例是LTC2975，如图10所示。

图 10.LTC2975 4通道电源系统管理器。

μ模块器件

PSM μModule 器件是 PSM μModule 器件，在 BGA 或 LGA 封装中，每平方厘米提供最多功能的解决方案。这些是采用单一封装的完整电源系统，包括控制器 IC、电感器、开关和电容器。某些 μModule 稳压器（例如 LTM4650）不包含数字功能，因此它们可受益于利用 LTC2975 进行的额外排序和管理。一些 μModule 稳压器（如 LTM4676A）包含自己的 PSM 功能，并且能够轻松地与系统中的其他 PSM IC 集成。®

图 11.LTM4676A PSM μModule 双通道 13 A 稳压器。

共享排序

PSM 微模块、管理器 IC 和控制器 IC 通过称为 SHARE_CLK 的简单单线总线共享时序信息，在上序和下序方面协同工作。通过这条单线，所有PSM IC共享有关何时开始排序（零时间）、时钟的每个时钟周期何时发生以及影响排序的其他状态信息。只需将系统中所有SHARE_CLK引脚连接在一起即可实现这种协调。每个IC都有自己的时序编程，可以使用共享时基对事件进行准确可靠的计时，例如发生故障时的使能和禁用、斜坡和定时。

最基本的SHARE_CLK引脚是一个漏极开路、100 kHz时钟引脚。漏极开路特性意味着IC可以主动下拉，也可以松开并允许总线浮动。当总线上的所有器件松开时，上拉电阻将电压拉至3.3 V。这允许一个设备通过下拉直到时钟准备就绪来停止时钟，并且意味着所有设备必须在时钟启动之前达成一致：这是一种有效的机制，用于通信时间零，以及通过停止时钟来指示排序状态。

共享故障处理

与SHARE_CLK引脚类似的是故障总线。系统中的每个PSM IC都连接到共享故障线，可以使用其漏极开路输出将其拉低，也可以在另一个器件拉低时做出响应。这为整个 PSM 设备系列提供了一种简单、快速的通信和故障响应方法。该行为是完全可配置的，并允许在排序期间或稳定状态期间出现问题时进行协调响应。系统可以配置为断开电源并尝试根据指定的时序重新排序，同时记录有关系统状态和故障发生原因的黑匣子信息。此EEPROM黑匣子信息可用于以后通过I2C总线。

降序和管理存储的能量

在对电源进行排序时，还有一个额外的考虑因素：能源管理。在电源时序下降时，为电源提供确定性时序越来越重要，这需要仔细考虑系统中存储的能量在哪里消散。高功率电源可能有数十个大型电解电容器作为大容量电荷存储元件，这些电容器将充电至电源电压，在不幸的条件下保持足够的能量来炸毁保护不当的设备。为了避免这种情况，FPGA制造商指定了一个保护器件的降序。对于 Altera Arria 10，此序列如图 12 所示。5

图 12.Altera Arria 10 下序列组顺序。

这种下序中隐含的要求是，电容器中存储的所有能量都去某个地方并安全消散。有几种方法可以做到这一点。最简单的方法是在电容器两端安装一个固定电阻。该电阻在电源导通时始终耗散功率，但其电阻可以做得足够大，使相对损耗最小，并且RC放电时间常数可以接受。电源充分放电所需的时间是RC时间常数的倍数（通常为5×），应进行优化以使电阻中的静态功耗可接受（例如<1/4 W）。对于1 mF电容和1.0 V电容，电源电阻值R = 4 Ω的时间常数为τ = 4 ms，电源将在大约13 ms内放电至50 mV以下。只要电阻的额定功率至少为1/4 W，并且系统以恒定的1/4 W损耗和13 ms的放电时间工作，这种方法就足够了。

一种更复杂但非常安全的选择是仅在电源放电时在电容器两端切换电阻。这种方法在需要的时候从大容量电容器中抽出电荷，并将其安全地耗散在开关FET的电阻和补充串联电阻中，但它避免了固定电阻的持续功耗。电路如图13所示。

图 13.用FET对电源电容放电。

这种方法有几个考虑因素：控制、放电时间和功耗。必须有一个可用的信号来命令放电开关在适当的时间关闭。开关FET是NMOS，因此控制信号必须上升到V以上千足以使其达到饱和状态的 FET。对于普通FET，该栅极驱动电压可能高达3 V至5 V。

典型的电解电容器将具有数百毫欧的等效串联电阻（ESR），随着电容器放电，这将耗散一些能量，但是这些电容器中有许多并联，因此总并联电容可能加起来可达数十毫法拉，等效电阻将为数十毫欧或更少。可以肯定的是，电容器ESR将耗散一小部分存储的能量。

为了在合理的时间内放电电容，放电RC时间常数必须小于1/5千所需的放电时间（允许电压降至几毫伏以下）。这是一个简单的计算（公式1），使用所有电容器的总和以及FET和串联R的总和，以及R的并联组合红沉降率电阻，其中N是并联电容器的数量。

适用于具有 50 mF 电容器组且 R 之和的较大系统DS+ R = 500 mΩ，电压将在大约 125 ms 内降至 50 mV 以下。在此期间，峰值电流（和功率）为1 V/500 mΩ = 2 A或2 W。由于存储的能量大部分在前两个时间常数中燃烧，因此我们可以通过查看FET的安全工作区域图（如图14所示）来确定是否需要串联电阻。6在这种情况下，我们的 FET 将安全地承受超过 10 秒的 2 W 脉冲，因此没有损坏它的危险。然而，该 FET 具有 RDS小于 20 mΩ，因此系列 R 必须为 480 mΩ。我们必须调整串联电阻器的大小以处理热量，因为它会消耗大部分功率。通常，脉冲持续时间将比电阻的热时间常数短得多。电阻器数据手册提供了更多信息。

图 14.NMOS FET 安全工作区。

最坚固的放电电路可以在各种条件下安全地耗散能量。图15中的电路显示了一种久经考验的方法。它使用安森美半导体FDMC8878放电FET和一个物理尺寸为0.5 Ω的物理大SMD 1210电阻器。

图 15.放电场效应管电路。

应对电力系统管理的挑战

如我们所见，管理FPGA电源系统所有要求的最佳解决方案是ADI公司的PSM。该产品组合的优势包括：

一流的电压精度（优于 ±0.5%）

EEPROM 存储器实现完全自主性

集成的、完全可编程的电源排序，以及整个系统的独立上下时序

集成、强大的系统范围故障管理

全面的遥测：电压、电流、温度和状态

协调的IC系列适用于电源系统的所有领域

Altera Arria 10 SoC开发套件展示了ADI公司用于Altera Arria 10 SoC IC的电源系统管理解决方案（图16）。

在此设计（图 17）中，内核电源的工作电压为 0.95 V 和 30 A。由于这些相对宽松的电源要求，单个LTM4677模块可轻松提供必要的电流（高达36 A），如图18所示。对于需要更大电流的更苛刻应用，最多可以并联运行四个LTM4677模块，以提供高达144 A的电流，如图19所示。

图 16.Altera Arria 10 SoC 开发套件。

图 17.Arria 10 SoC 开发套件配电。

图 18.单个LTM4677可提供高达36 A的电流。

该解决方案提供了最佳的电路板空间利用率，因为集成的μModule器件只需要很少的外部元件，而且PMBus接口使其无需修改硬件即可进行配置。微模块提供最低复杂度的解决方案，因为包括许多复杂的模拟考虑因素，如电源开关、电感器、电流和电压检测元件、环路稳定性和热。

因为 LTM4677 模块包括 PSM，所以它保证了内核电源始终在 DC 电压目标的 ±0.5% 范围内工作。它还允许通过PMBus接口进行电压调整，既可以从FPGA内部的SmartVID IP进行调节，也可以从LTpowerPlay图形用户界面（GUI）进行电压调整，该界面使用户能够完全控制电源。®

为了管理不包括其自身PSM功能的电源稳压器，我们只需包括LTC2977，它是一款8通道PMBus兼容型电源系统管理器。每个通道环绕一个电源，以将电压伺服到编程目标的 0.25% 以内（图 20）。它与 LTM4677 μModule 器件无缝协作，以实现排序和故障响应，从而使整个电源系统保持一致且易于编程。

图 19.四个LTM4677在0.9 V时提供高达144 A的电流。

图 20.LTC2977 可管理任何电源电压。

系统电源排序由 LTM4677 内核电源、LTM4676A 3.3 V 电源和管理电路板上所有其他电源稳压器的 LTC2977 的合作伙伴关系提供。这些IC具有通用的PMBus定时命令（存储在EEPROM中），可轻松按任意顺序和任何时序配置启动和关断时序。这些保证了为组 1、组 2 和组 3 电源指定的正确自主事件顺序（图 6）。

除了电压准确度和排序控制之外，该板上的 LTM4677、LTM4676A 和 LTC2977 还提供了完整的故障处理功能。如果一个或多个电源轨发生过压、欠压、掉电、过流或完全故障，系统可以配置为快速自动响应，关断以保护敏感的FPGA，并在可能的情况下重新启动。

系统中的大多数电源轨需要适中的电流（小于13 A）和适中的电压容差。这些器件可由非 PSM 器件 （例如 LTM4620） 提供，并由 LTC2977 进行排序和管理。这在电路板面积、复杂性和成本之间提供了非常有效的平衡。

还有一些电源轨，如PLL和收发器电源，需要比开关稳压器更低的噪声，这些需要线性稳压器。LTC3025-1 和 LTC3026-1很好地满足了这些功能，从而消除了其输出中的开关和负载感应噪声。LTC2977 也可以管理这些，以对故障条件进行排序、修整和处理。

LTpowerPlay

整个 PSM 器件系列均由全面的 LTpowerPlay GUI 提供支持（图 21）。由于PSM的大部分功能都是通过IC的EEPROM中丰富的配置寄存器集访问的，因此一个工具可以将总线上的整个PSM IC集合整合到一个易于使用的视图中。LTpowerPlay工具提供了一组深入的功能，以加速设计和开发的所有阶段。它可以离线运行，以便在编程之前提供IC的视图，或者通过I进行实时通信。2C 总线具有完整的系统，包含由许多 PSM 设备控制的 1 到 数百个电源轨。LTpowerPlay通过提供有关寄存器和功能的详细信息来简化和简化复杂的配置。它以图形方式表示系统中可用的所有配置、状态和遥测信息，使其在系统运行时清晰易懂。它简化了完整寄存器集的编程和维护，提供了一种在 Microsoft Windows PC 上创建和保存配置的简单方法。当电源发生故障时，LTpowerPlay可以轻松查看系统中发生故障的位置，以及状态、遥测和黑盒信息指示所发生的情况。它还为常见故障场景提供了详细的调试帮助。如果有人需要帮助，LTpowerPlay还能够寻求帮助，招募现场支持人员，他们可以实时查看GUI运行并查看您所看到的内容。®®

在此处下载免费的 LTpowerPlay 工具。

图 21.LTpowerPlay图形用户界面。

ADI公司为Altera、Xilinx和NXP FPGA提供一套全面的演示平台。这些功能齐全的电路板是 PSM 如何为 FPGA 系统提供最干净、最灵活和最稳健的电源解决方案的工作示例。此外，您当地的ADI公司应用工程师可以在选择和使用完整的PSM IC产品组合方面提供详细的帮助。在此处阅读更多内容、下载参考资料并订购 FPGA 板。

FPGA 之旅

现在我们了解了如何最好地为FPGA系统供电，我们可以把异想天开放在一边，看看为什么事情会这样。为了理解为什么事情会变成今天这个样子，我们需要一个简短的历史教训。

摩尔定律

1965年，戈登·摩尔（Gordon Moore）在《电子杂志》（Electronics Magazine）上发表了他的著名文章，8陈述他的观察，即单个芯片上的晶体管数量每年翻一番，并预测至少到1975年应该继续这样做。后来的增强和对更大电子市场的额外观察使他修改了他的模型，但芯片上晶体管数量持续指数增长的基本原理已成为电子行业的公理。这是一个奇怪的自我实现的预言，没有其他行业存在，历史上也没有其他时期存在。事实上，它已经成为全球工程师的主要动力，创造创新，并迫使人们做出权衡，这是戈登·摩尔（Gordon Moore）首次发表他的简单观察时无法想象的。

由于这种与自己的技术竞赛，决策过程一直倾向于以牺牲成本、功耗、可用性甚至耐用性为代价将更多设备挤入更小区域的技术。在技术竞赛中，规模就是一切。这种轨迹的一些含义是，先进的芯片使用更多的功率，变得更漏，更脆弱，更敏感，并且更难管理和保护。

晶体管工程

随着晶体管缩小到纳米尺度的特征尺寸，重要的副作用变得越来越占主导地位。最明显的是电压裕量。几十年前，5 V是晶体管的良好电源，而这样的电压会击穿最近的FET晶体管中的所有结和氧化物。随着晶体管特性的缩小，内部电场变得更强，并且可容忍的工作电压缩小以防止损坏。最近几代晶体管的最大电源电压只能承受约1.0 V。此外，绝对电压容差也成比例缩小：1.0 V的2%比5 V的2%小得多，这使得精度成为一个越来越紧迫的问题。

图 22.缩小晶体管尺寸。

随着电压的缩小，晶体管电流驱动（IDSAT).提高驱动强度至少可以实现两个目的。首先，它允许具有较小栅极电压的晶体管驱动大电流，使其足够强大，可以在有用的频率下切换。其次，它允许物理上更小的晶体管。较小的晶体管可以更快。不幸的是，增加晶体管驱动强度也有其自身的代价：漏电流。

芯片上的晶体管消耗的功率有两种。动态功耗是在某些频率下在逻辑1和逻辑0之间切换的常见成本，动态功率是由与晶体管本身相关的微小寄生电容和芯片上连接设备的导线充电和放电引起的。动态功率与逻辑转换的频率和电源电压的平方成正比。

不太明显的是泄漏晶体管所消耗的功率。每当电路通电时，无论电路处于活动状态还是空闲状态，时钟与否，该电源都会泄漏。增加晶体管驱动强度会导致更多的漏电流，因为传导更多电流的结和结构更难关闭。较强的晶体管往往比较弱的晶体管泄漏更多。随着每一代晶体管的产生，漏电的影响都在增加。只有将卓越的晶体管工程（化学、冶金、光刻和物理）与准确、灵活的电源管理相结合，才能控制漏电。

十年前，戈登·摩尔（Gordon Moore）观察了这些事实，并指出了两个要点。首先，如果动态功率继续以相同的速度上升，那么工作芯片上的结温将接近太阳表面的温度。其次，如果不采取其他措施，漏电将超过动态功率成为主要耗能模式，进一步加剧功耗问题（图23）。为了应对这些影响，当时IC行业采用了几种新技术。其中之一是时钟管理——减慢或停止时钟以抑制动态功耗——另一个是在单个芯片上使用多个处理内核来利用不断增长的晶体管数量。

图 23.静态和动态功率增长。9

即使有了所有这些先进的架构，漏电问题仍然很麻烦。晶体管工程是向下弯曲曲线的有力方法，但这还不够。由于每一代较小的晶体管都需要降低电源电压，因此动态功率问题仍然很温和，但由此产生的晶体管强度和漏电的增加，加上芯片上器件数量的不断增加，产生了对电压管理的需求。电源电压必须严格控制，并主动调节，以满足每个特定设备的需求。

高级架构

直到千禧年之交，架构发展主要集中在优化单个计算核心上，以尽快执行尽可能多的计算。这涉及将时钟速率提高到略低于电路故障速度的自由技术：其最大工作频率。它还涉及架构优化，但这些主要是为了从每个时钟周期中挤出更多性能。

在惊人地意识到功耗很重要之后，工程师们开始将资源从原始速度转移到更微妙的优化中。这种新趋势首先出现在计算架构中，表现为时钟速度不断提高的停滞期，以及每一代晶体管性能提升速度的趋于平稳（图 24）。这是驯服动态力量野兽的最明显方法：停止从V倾斜充电DD到 V党卫军这么快。

图 24.计算硬件指标的增长趋势。

但单个芯片上的晶体管数量继续以戈登·摩尔预测（要求？）的不可阻挡的速度攀升。必须对所有这些晶体管做点什么。这就需要第二个伟大的创新：多核架构。大约在时钟速度停止增长的同时，单个芯片上的内核数量开始增长。多核的优点包括通过重用简化芯片设计，使用熟悉的构建块简化软件设计，以及能够单独限制每个内核以满足计算负载的需求。多核革命始于固定计算平台，但有人可能会说，这一事件是FPGA独树一帜的时刻：当世界意识到最大化内核数量是最好的时刻。从某种意义上说，没有什么比具有相同可编程逻辑块的FPGA拥有更多的内核了！

FPGA 剖析

图 25.FPGA 可配置结构。

FPGA在其最基本的层面上，是通过可配置的互连网格连接在一起的原始可配置逻辑单元的集合。它们与编译器一起构成了高度灵活的计算结构，可转换为几乎任何可以想象的通用数字功能，包括组合和顺序逻辑块。在顶层，此结构被其他功能所包围，以支持和增强功能。某些模块（如偏置电路、RAM 和 PLL）支持芯片内部功能。各种可配置的GPIO单元，高速通信硬宏（LVDS，DDR，HDMI，SMBus等）和高速收发器允许芯片内部的逻辑以各种电压，速度和协议与外界通信。其他模块（如集成 CPU 和 DSP 内核）支持通常需要的优化功能，并针对功耗、速度和紧凑性进行了优化。

FPGA 内核结构由数千或数百万个称为可配置逻辑块 （CLB） 的基元单元组成。每个 CLB 都是组合逻辑元素和顺序逻辑元素的集合，这些元素一起可以产生基本计算并将值保存在一个或多个触发器中。组合逻辑通常采用可编程查找表（LUT）的形式，可以将几个输入位转换为几个任意输出位。每个 LUT 按照编程执行一项基本逻辑功能，并将结果传递到可配置互连以进行后续处理（图 26）。特定的 CLB 和 LUT 设计是使一个 FPGA 系列与众不同的秘诀之一。廉价的 FPGA 使用更简单的 CLB，具有更少的输入、输出和互连，以及更少的触发器。最高端的FPGA使用更复杂的CLB，每个CLB都能够提供更多输入、更多逻辑组合和更高的速度。这种优化允许每个 CLB 进行更多计算，并在编译设计中优化性能。当然，在更复杂的FPGA中增加的输入和输出与更简单、互连较少的设备相比，具有不同的动态功耗权衡。

图 26.负载均衡之间的可配置交换机矩阵。

可配置逻辑功能的基本概念从内核结构本身延续到I/O单元中，I/O单元也是高度可配置的，以满足各种电压、驱动强度和逻辑风格（推挽式、三态、漏极开路等）。与可配置LUT和互连矩阵一样，可编程I/O在启动时从配置存储器接收其配置，这对电源顺序有影响。

还有一些功能块不能或不应该使用通用 CLB 和 GPIO 实现。这些就是所谓的硬宏。它们是受益于优化的功能，或者根本无法足够快或足够小的功能，并且需要专用电路。其中包括千兆收发器、算术逻辑和 DSP 元件、专用控制器、存储器和专用处理器内核。这些是硬宏，与软块相反，软块可以像软件一样编译并加载到可配置的结构中。硬宏通常有自己的电源、特定电压和时序要求。

所有这些不同的功能块都有不同的电源需求，电源系统必须满足这些需求。核心结构通常需要芯片上的最低电压和最高功率。在现代FPGA中，当充分利用结构时，工作电压为0.85 V的电源可能需要超过100 A的电流。其他片内模拟功能可能由1.8 V或3.3 V供电，必须先通电。同时，GPIO 组可以在 3.3 V 或 1.8 V 下工作，并且在核心结构的上电复位完成之前不得通电。系统必须强制执行这些电源顺序要求中的每一个。

FPGA 架构的最后一部分是工具链（图 27）。为了将可配置逻辑结构的空白板转换为高性能电路，存在一套全面的工具，可以将一组Verilog或VHDL代码转换为逻辑块，分配时钟，重置和可测试性资源;优化速度、功率或尺寸约束的功能;然后将结果加载到 FPGA 的配置 EEPROM 中。没有这些工具，FPGA将永远无法充分发挥其潜力。事实上，工具和编程语言非常重要，以至于它们经常掩盖使FPGA能够运行的基本电路设计。工程师将大部分时间花在编程上，不想花时间和精力考虑提供合适的电源。然而，经常被忽视的是工具所隐含的电源要求。由于在数字设计上投入了大量精力，因此只有在游戏后期，当编译的设计组合在一起时，才能知道电源要求，并且可能会发现电源问题。在数字设计和软件工具中，就像在硬件设计中一样，灵活的电源架构对于成功至关重要。

历史、经济和人为因素继续推动着创建FPGA的晶体管和架构的趋势。在每个级别和每个设计阶段，电源在FPGA的成功中都发挥着关键且看不见的作用。电源的最佳选择是准确、坚固、灵活、紧凑且易于使用的电源。在所有这些品质方面，ADI公司的PSM产品系列为行业树立了标准。

图 27.FPGA 设计流程（硬件排在最后）。

审核编辑：郭婷