ADI年度关键词曝光，这些你肯定搜索过！
大数据时代，每个人的搜索框在某种程度上都代表着这个人的所思所想。如果将时间放长，样本量放大，那么一份年度搜索关键词就会呈现出了这个世界上绝大部分人是如何走过这一年的
搜索产品型号与关键词
搜索
今天，咱们也将分享这样一份搜索趋势数据，看看各位小伙伴在ADI全平台上搜索的热门关键词，都在关心什么样的产品，学习什么样的资料，咨询什么样的问题？
关键词：杨老师模拟课
“杨老师模拟课”是西安交通大学电气工程学院教授、博士生导师、工学博士杨建国在多年的执教与科研时间中，积累的问题与详细解答，并从中精选了最具代表性的10个问题，做出了10堂视频课，结合PPT，细致逐步讲解。
放大器是一种有源器件，需要供电才能工作，电源的不同选择和设置也会对放大器参数性能产生影响，因此，不管您是已入职场的设计人员，还是在正在学习电路设计的学生，都应该对放大器电源有更多的了解。《放大器电源的那些事儿》由ADI放大器应用工程师录制，合计22小节内容，主要介绍放大器的电源应用的相关注意事项。
关键词：放大器设计问答
ADI的工程师们在与客户的长期沟通过程中，收到并解答了大量关于放大器的使用问题，很多问题都颇具代表性，为了让更多工程师能理解和使用好放大器这一器件，ADI特别梳理了相关内容，挑选出75个典型的常见问题并整合出一本《放大器设计问答》。
关键词：PCB设计秘籍
本书以ADI公司官方网站、ADI中文技术论坛、亚德诺半导体官方微信公众号的PCB设计内容资料为基础资料来源，按PCB布局布线、散热技巧、接地指导、抗扰度等角度进行分类整理，针对在各种器件、应用环境下，提供了一些实用的PCB设计指导以及常见问题解答。
公众号热门文章链接：
混合信号PCB布局设计的基本准则
电源PCB上电感应该如何安放？
使用高速转换器时应遵循哪些重要的PCB布线规则？
......
关键词：电流测量
ADC可在各类应用中实现精确可靠的转换性能，ADI公司拥有业界最齐全的数据转换器产品系列，DAC涵盖8位至24位，面向工业自动化、可编程逻辑控制器、光收发器、数据采集等各种应用，能够提供精确可靠、无与伦比的转换性能和价值；ADI推出电子书《ADC和DAC的基本架构》，旨在梳理ADC和DAC使用中相关的基础要点以及构架示例。
关键词：电源管理
ADI高性能电源管理解决方案通过先进的设计和封装技术满足严格的电源要求，包括出色的功率密度、超低噪声技术和出色的可靠性。ADI低复杂度的电源管理解决方案得到业界最全面的、从头至尾的电源设计工具套件以及高度可配置的电源互连解决方案的支持，可帮助我们的客户缩短产品上市时间，同时提供出色的性能。
相关链接：电源管理相关技术资料
关键词：精密信号链
精密技术信号链允许在各种设计权衡之间轻松变换，以为应用创建优质的终端解决方案。利用ADI公司完整的精密技术信号链加速技术选择和实施，这些信号链汇集了50多年的洞察力和专业知识。结合适当的工具、专门开发的知识库和可定制的解决方案，ADI的精密技术信号链能够轻松采用。相关链接：精密信号链平台相关解决方案
关键词：电机驱动与运动控制
运动控制是智能制造的核心构建模块，可实现高度灵活的高效制造。智能运动控制融合了精确反馈、先进感知、高性能控制和无缝连接技术，可提供确定性运动解决方案。ADI专注于为电机驱动与运动控制提供新技术和解决方案，帮助客户实现下一代先进和可持续的电机驱动与运动控制。
相关链接：电机驱动与运动控制相关解决方案
各位小伙伴，这些关键词你是否也搜索过呢？
快来回顾一下，分享你在今年搜索最多的关键词！以及它们是否成为了你的助力，为你的设计再添一份创新呢？
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#2023，你的 FPGA 年度关键词是什么? # 对状态机的疑惑？
自己平时一直在写的状态机格式，同事昨天说我写的是一段式的最多算是伪二段式的，说的看了不少文章我也有点疑惑了，所给大家贴出来一起看看，我这边写法和野火的一直这次就贴出野火FPGA的code，供大家参考对比。
module complex_fsm
(
input wire sys_clk , //系统时钟 50MHz
input wire sys_rst_n , //全局复位
input wire pi_money_one , //投币 1 元
input wire pi_money_half , //投币 0.5 元
output reg po_money , //po_money 为 1 时表示找零
//po_money 为 0 时表示不找零
output reg po_cola //po_cola 为 1 时出可乐
//po_cola 为 0 时不出可乐
);
//********************************************************************//
//****************** Parameter and Internal Signal *******************//
//********************************************************************//
//parameter define
//只有五种状态，使用独热码
parameter IDLE = 5\'b00001;
parameter HALF = 5\'b00010;
parameter ONE = 5\'b00100;
parameter ONE_HALF = 5\'b01000;
parameter TWO = 5\'b10000;
//reg define
reg [4:0] state;
//wire define
wire [1:0] pi_money;
//********************************************************************//
//***************************** Main Code ****************************//
//********************************************************************//
//pi_money:为了减少变量的个数，我们用位拼接把输入的两个 1bit 信号拼接成 1 个 2bit 信号
//投币方式可以为：不投币（00）、投 0.5 元（01）、投 1 元（10），每次只投一个币
assign pi_money = {pi_money_one, pi_money_half};
//第一段状态机，描述当前状态 state 如何根据输入跳转到下一状态
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
state <= IDLE; //任何情况下只要按复位就回到初始状态
else case(state)
IDLE : if(pi_money == 2\'b01) //判断一种输入情况
state <= HALF;
else if(pi_money == 2\'b10)//判断另一种输入情况
state <= ONE;
else
state <= IDLE;
HALF : if(pi_money == 2\'b01)
state <= ONE;
else if(pi_money == 2\'b10)
state <= ONE_HALF;
else
state <= HALF;
ONE : if(pi_money == 2\'b01)
state <= ONE_HALF;
else if(pi_money == 2\'b10)
state <= TWO;
else
state <= ONE;
ONE_HALF: if(pi_money == 2\'b01)
state <= TWO;
else if(pi_money == 2\'b10)
state <= IDLE;
else
state <= ONE_HALF;
TWO : if((pi_money == 2\'b01) || (pi_money == 2\'b10))
state <= IDLE;
else
state <= TWO;
//如果状态机跳转到编码的状态之外也回到初始状态
default : state <= IDLE;
endcase
//第二段状态机，描述当前状态 state 和输入 pi_money 如何影响 po_cola 输出
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
po_cola <= 1\'b0;
else if((state == TWO && pi_money == 2\'b01) || (state == TWO &&pi_money == 2\'b10) || (state == ONE_HALF && pi_money == 2\'b10))
po_cola <= 1\'b1;
else
po_cola <= 1\'b0;
//第二段状态机，描述当前状态 state 和输入 pi_money 如何影响 po_money 输出
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
po_money <= 1\'b0;
else if((state == TWO) && (pi_money == 2\'b10))
po_money <= 1\'b1;
else
po_money <= 1\'b0;
endmodule
发表于 12-16 09:38
#2023，你的 FPGA 年度关键词是什么? # PWM模块更新
之前的因为一些问题发的code有点问题，这次把更新之后code发了出来，虽然也不是很完善但是初步还是可以用的；
对应的code如下：
`timescale 1ns / 1ps
modulecreat_PWM
(
inputwireclk,//系统时钟为100MHz
inputwirerst,//系统复位
inputwirekey_flag1,//占空比上调
inputwirekey_flag2,//占空比下调
inputwirekey_flag3,//频率上调
inputwirekey_flag4,//频率下调
output regPWM
);
//PWM波形频率选择
reg [1:0] Frequency_seting;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b11) && (key_flag3==1\'b1) )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b00) && (key_flag4==1\'b1) )
Frequency_seting <= 2\'b11;
else if( key_flag3==1\'b1 )
Frequency_seting <= Frequency_seting + 1\'b1;
else if( key_flag4==1\'b1 )
Frequency_seting <= Frequency_seting - 1\'b1;
else
Frequency_seting <= Frequency_seting;
//PWM波形的频率设定
reg [23:0] Frequency_CNT_MAX;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_CNT_MAX <= 24\'d9_999;
else case( Frequency_seting )
2\'b00 : Frequency_CNT_MAX <= 24\'d9_999;
2\'b01 : Frequency_CNT_MAX <= 24\'d99_999;
2\'b10 : Frequency_CNT_MAX <= 24\'d999_999;
2\'b11 : Frequency_CNT_MAX <= 24\'d9_999_999;
default : Frequency_CNT_MAX <= 24\'d9_999;
endcase
//PWM频率生成计数器模块
reg [23:0] counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
counter <= 0;
else if( counter == Frequency_CNT_MAX)
counter <= 0;
else
counter <= counter + 1\'b1;
//占空比调节模块，步进为10%
reg [23:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= Frequency_CNT_MAX/2;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + (Frequency_CNT_MAX/10);
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - (Frequency_CNT_MAX/10);
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= counter )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
对应的测试用的testbench如下：
`timescale 1ns/1ns
module tb_creat_PWM();
//****************** Parameter and Internal Signal *******************//
//wire define
wirePWM;
//reg define
reg clk;
reg rst;
reg key_flag1;
reg key_flag2;
reg key_flag3;
reg key_flag4;
//***************************** Main Code ****************************//
initial begin
clk = 1\'b1;
rst <= 1\'b0;
key_flag1 <= 1\'b0;
key_flag2 <= 1\'b0;
key_flag3 <= 1\'b0;
key_flag4 <= 1\'b0;
#201;
rst <= 1\'b1;
#200;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
#20000000;
$stop;
end
// creator clk
always #10 clk <= ~clk;
//*************************** Instantiation **************************//
creat_PWMcreat_PWM_inst
(
.clk ( clk),
.rst ( rst),
.key_flag1 ( key_flag1 ),
.key_flag2 ( key_flag2 ),
.key_flag3 ( key_flag3 ),
.key_flag4 ( key_flag4 ),
.PWM ( PWM)
);
endmodule
对应的原始code中的参数如果修改一下是可以大幅缩短仿真时间，但是一时没有想起对应的修改模块内部变量的方法，后面找到后再进行补充。
写的还是感觉比较差劲，只能说说慢慢进步吧，自己也是自学不久。
发表于 12-12 10:47
#2023，你的 FPGA 年度关键词是什么? # PWM模块基础设计
由于今天连续多次无法发布该文章，心态真的是崩了，由于基础的PWM比较简单，此次先给大家展示个半成品，完整状态对应的PWM频率、占空比均可调节，对应的模块结构图如下：
对应的基本code如下：
modulecreat_PWM
(
inputwireclk, //系统时钟为50MHz
inputwirerst,
inputwirekey_flag1,
inputwirekey_flag2,
output regPWM
);
parameter Frequency_CNT_MAX = 16\'d49_999; //输出PWM为1KHz，1ms=5000*20ns
//PWM频率生成计数器模块
reg [15:0] couter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
couter <= 0;
else if( couter == Frequency_CNT_MAX )
couter <= 0;
else
couter <= couter + 1\'b1;
//占空比调节模块
reg [15:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= 16\'d24_999;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + 16\'d49;
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - 16\'d49;
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= Frequency_CNT_MAX )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
由于是第一次在电子发烧友上发文章，体验感觉真的不太友好，希望能够把文章的自动保存功能给加上，否则没有备份真的让人不开心
发表于 12-06 21:56
#2023，你的 FPGA 年度关键词是什么? #
FPGA 年度关键词，我的想法是“标准化”；今年的工作中遇到了不少同事的issues，本身都是小问题或者很细节的东西但是却反复出现问题，目前想到的最好的办法是做好设计规则的标准化才能避免，不知道大家有没有更好的建议？
发表于 12-06 20:31
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#2023，你的 FPGA 年度关键词是什么? #
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