分析和管理电源噪声和时钟抖动对高速DAC相位噪声的影响

在所有器件特性中，噪声可能是一个特别具有挑战性的话题，需要掌握和设计。这些挑战往往会导致道听途说的设计规则和试错开发。在本文中，将解决相位噪声问题，目的是定量了解如何围绕高速数模中相位噪声的贡献进行设计。目标是获得一种方法，既不会过度设计也不会设计不足的相位噪声要求，而是在第一次就将其正确。

从一张白纸开始，DAC首先被视为一个块盒。噪声可以在内部产生，因为任何实际组件都会产生一些噪声，或者噪声可能来自外部来源。外部电源的入口可以通过任何DAC连接实现，这些连接通常包括电源、时钟和数字接口。这些可能性如图 1 所示。这些可能的噪音嫌疑人中的每一个都将被单独调查，以了解它们的重要性。

图1.DAC相位噪声的来源。

数字接口将首先被覆盖，并且恰好最容易处理。数字I/O负责接收要在模拟域中输出的样本。众所周知，数字电路和接收的波形是噪声的，如眼图所示。从这个角度来看，出现的问题是：所有这些噪声和活动是否会渗透到DAC内部的各个区域并表现为相位噪声？当然，数字接口可能会在其他地方产生噪声，但问题是相位噪声。

为了证明I/O是否是一个问题，对AD9162系列HSDAC器件上带和不带数字接口的相位噪声进行了比较。在没有接口的情况下，器件的NCO模式在内部产生波形，从而有效地将DAC转换为DDS发生器。图 2 显示了实验结果。

图2.不同插值时的相位噪声。

峰值确实会在界面打开时显示，并根据界面详细信息四处移动。现在有趣的是噪声和所有曲线都是相互叠加的。因此，在该产品线中，接口不是问题，尽管根据系统要求可能需要注意这些杂散。发现接口无关紧要会导致下一个感兴趣的领域：时钟。

时钟

时钟是DAC中产生相位噪声（即DAC时钟）的主要问题。该时钟决定何时发送下一个采样，因此相位（或时序）中的任何噪声都会直接影响输出的相位噪声，如图3所示。这个过程可以看作是每个连续离散值与矩形函数之间的乘法，矩形函数的时序由时钟定义。现在，在频域中，乘法转换为卷积运算。结果，所需频谱被时钟相位噪声弄脏，如图4所示。然而，确切的关系并不明显。接下来是快速推导。

图3.时钟相位噪声依赖性。

图4.相位噪声卷积。

拍摄时钟和输出时间快照，波形实例如图5所示。目标是找到时钟的噪声幅度与图6中红色箭头所示的输出之间的比率。可以绘制直角三角形，尽管不知道长度，但两个三角形都有一个共同的水平边。

图5.波形快照。

图6.相位噪声关系。

将斜率设置为相应波形的导数，几何图形给出以下等式：

重新排列DAC噪声可得出下一个等式：

由于我们经常对DAC输出和时钟的正弦波或近正弦波感兴趣，因此可以简化结果。如果这个假设不成立，请保持前面的表述。

然后通过重组，我们得到这个：

请注意，噪声关系等同于相应的波形幅度，因此，相对于载波，它被简洁地总结出来。此外，通过使用对数单位，我们得出以下等式：

相对于载波的噪声根据信号频率与时钟频率的比率进行放大和缩小。信号频率每减半，噪声就会降低 6 dB。检查几何形状，这是有道理的，因为底部的三角形会变得更加尖锐并缩小垂直侧。另请注意，如果噪声以相同的幅度增加，则增加时钟幅度不会改善相位噪声。

为了证明这一点，可以通过调制进入DAC的时钟来仿真相位噪声。图7所示为5 GHz DAC时钟，采用100 kHz光相位调制。顶部绘制的是 500 MHz 和 1 GHz 输出的频谱。音调确实遵循这种关系。从5 GHz时钟到500 MHz DAC输出，观察到20 dB的降低，从500 MHz到1 GHz输出显示6 dB的增加。

图7.具有 100 kHz 相位调制的时钟输出相位噪声。

尽管一个控制良好的实验很好，但真正的噪音也很有趣。用ADF4355宽带频率合成器代替发生器，图8显示了新时钟源的相位噪声曲线以及1/2和1/4时钟频率下的相应DAC输出。保持噪声行为，每次降低6 dB。应该注意的是，PLL没有针对最佳相位噪声进行优化。敏锐的读者会注意到，在小偏移处会出现一些与预期的偏差，但由于参考来源不同，这是意料之中的。

图8.DAC输出相位噪声，带宽带频率合成器时钟源。

另一个需要探索的方面是输入功率和噪声之间缺乏依赖性。只有载波噪声功率之间的差异才是重要的。这意味着时钟的直接放大不会产生任何好处。图 9 显示情况确实如此。唯一的变化是本底噪声略有增加，这归因于信号发生器。现在，这种观察只在合理范围内有效;在某个点上，时钟将变得如此微弱，以至于时钟接收器噪声等其他贡献将开始占主导地位。

图9.相位噪声与输入功率的关系

最后，应简要提及新的抽样计划，即2× NRZ。AD9164 DAC系列器件引入了这种新的采样模式，允许在时钟的上升沿和下降沿上提供新的采样数据。但是，随着这些变化，相位噪声特性保持不变。图 10 将原始 NRZ 模式与这种新模式进行了比较。曲线显示相同的相位噪声，但可以看到一些本底噪声上升。该结论确实假设上升沿和下降沿的噪声特性相同，大多数振荡器都是这种情况。

图 10.相位噪声和 2× NRZ。

电源

噪声的下一个可能的入口点是通过电源。芯片上的所有电路都必须以一种或另一种方式供电，这为噪声提供了多种传播到输出的方式。精确的机制取决于电路，但下面重点介绍了几种可能性。DAC 输出通常由带 MOS 开关的电流源组成，用于引导电流通过正引脚或负引脚（图 11）。如图所示，电流源从外部电源获得电源，任何噪声都会反映为电流波动。噪声可以通过开关传递到输出，但这只能解释与基带的直接耦合。为了产生相位噪声，必须将该噪声混合到载波频率。该过程通过开关MOSFET完成，MOSFET充当平衡混频器。噪声的另一个路径是通过上拉电感。它们设置来自电源轨的直流偏置，此处存在的任何噪声都流向晶体管。这种波动会改变其工作条件，例如源极到漏极电压和电流源负载，从而导致电流变化再次与RF信号混淆。通常，任何电路都是电源噪声显示为相位噪声的矢量，如果开关能够将其混合到手头的信号中。

图 11.DAC 电流源。

由于所有这些电路和混合现象，对所有这些行为进行建模很快就会变得笨拙。相反，对其他模拟模块的表征会带来洞察力。在稳压器、运算放大器和其他IC中，规定了电源抑制比。电源抑制可量化负载对电源变化的敏感性，并可用于相位噪声分析。然而，使用调制比代替抑制：电源调制比（PSMR）。传统的PSRR测量在基带应用中的DAC中仍然有用，但在这里并不感兴趣。下一步是获取数据。

测量PSMR需要调制正在研究的电源轨。典型设置如图 12 所示。电源调制是通过插入稳压器和负载之间的耦合电路获得的，叠加由信号发生器产生的正弦信号。耦合电路的输出由示波器监控，以找到实际的电源调制。由此产生的DAC输出被馈送到频谱分析仪。PSMR的计算方法是示波器提供的电源交流分量与载波周围的调制边带电压之比。

图 12.PSMR 测量。

可以采用不同的耦合方案。ADI公司应用工程师Rob Reeder在MS-2210应用笔记中简要介绍了如何使用LC电路测量ADC的PSMR。其他选项包括功率运算放大器、变压器或专用调制电源。这里使用的方法是变压器。建议使用高匝数比以降低信号发生器的源阻抗。典型测量结果如图14所示。

使用1：100匝数比电流检测变压器和函数发生器，1.2 V时钟电源以500 kHz调制，产生的峰峰值电压为38 mV。DAC的时钟频率为5 GSPS。由此产生的输出在–35 dBm的满量程1 GHz载波上产生边带。将功率转换为电压，然后取与调制电源电压的比率，导致PSMR为–11 dB。

图 13.时钟电源调制。

图 14.调制边带。

通过执行单个数据点，可以在多个频率上进行扫描。但是，AD9164 DAC总共包括8个电源。一种选择是测量所有电源，但重点可能仅限于最敏感的电源：AVDD12、AVDD25、VDDC12 和 VNEG12。某些耗材，例如SERDES，与本分析无关，因此不包括在内。扫描多个频率和电源后，结果总结于图15。

图 15.在扫描频率上测量的电源PSMR。

时钟电源是最灵敏的电源轨。接下来是负1.2 V和2.5 V模拟电源，然后是1.2 V模拟电源，后者非常不敏感。在适当考虑的情况下，1.2 V模拟电源可以由开关稳压器供电，而时钟电源则完全相反：需要由极低噪声LDO供电才能获得最佳性能。

PSMR只能在一定的频率范围内测量。在低端，它受到弱磁耦合的限制。所选变压器的低频截止频率为10s的kHz。在高端，去耦电容降低了负载阻抗，使电源轨越来越难以驱动。只要功能不受影响，就可以出于测试目的删除某些上限。

在使用PSMR之前，应注意几个方面。与PSRR不同，PSMR取决于波形功率，或者对于DAC，则取决于数字回退。波形越低，边带越低，比例为1：1。然而，后退并不能给设计人员带来任何好处，因为边带相对于载波是恒定的。第二个方面是对载波频率的依赖性。载波的扫描表明在较高波段以各种速率线性退化。有趣的是，轨道越敏感，坡度就越陡。例如，时钟电源的斜率为–6.4 dB/倍频程，而负模拟电源的斜率为–4.5 dB/倍频程。采样率也会影响PSMR。最后，PSMR仅提供相位噪声贡献的上限，因为它与也产生的幅度噪声没有区别。

图 16.在信号频率范围内提供PSMR。

鉴于这些不同的噪声要求，查看一些电源选项会很有帮助。LDO 是久经考验的稳压器，尤其是在实现最高噪声性能方面。但是，不是任何 LDO 都可以。图17中的15002C曲线显示了初始AD9162 DAC评估板的相位噪声。DAC输出设置为3.6 GHz，DAC从Wenzel源时钟为4 GHz。1 kHz至100 kHz之间的相位噪声平台被怀疑由时钟电源噪声（ADP1740 LDO）主导。使用该LDO的频谱噪声密度图和图16中的DAC PSMR测量值，也可以如图17所示计算和绘制贡献。尽管由于外推而不能精确对齐，但计算出的点与测量的噪声合理对齐，从而巩固了时钟电源对噪声的影响。在重新设计电源解决方案时，该LDO被低噪声ADP1761取代。在某些偏移处，噪声降低了多达10 dB，接近时钟贡献（15002D）。

图 17.AD9162评估板噪声

噪声不仅在各种稳压器上变化很大，而且还可能受到输出电容、输出电压和负载的影响。应仔细考虑这些因素，尤其是在敏感电源轨上。另一方面，根据整体系统要求，不一定需要 LDO。

开关稳压器可通过适当的LC滤波为电源供电，从而简化电源解决方案。与LDO一样，从稳压器NSD开始并相应地进行设计。但是，对于LC滤波器，应注意串联谐振。不仅瞬变变得难以处理，而且谐振频率附近的电压增益也会增加，从而增加电源轨噪声和相位噪声。谐振可以通过对电路进行去Q运算来控制，即向电路添加有损元件。下图显示了另一种采用AD9162 DAC的设计示例。

在此设计中，时钟电源也由ADP1740 LDO供电，但随后采用LC滤波器。原理图显示了所考虑的滤波器，电感的RL模型和主滤波电容（C1 + R1）的RC模型。滤波器响应如图20所示，带有红色特征谐振。毫不奇怪，该滤波器的明显迹象出现在相位噪声响应中：图21的蓝色曲线。噪声在100 kHz左右趋于平稳，之后滤波动作急剧下降。幸运的是，LC滤波器的峰值不足以引起明显的峰值，但滤波器仍然可以改进。这里采用的一种方案是添加第二个具有适当串联电阻的较大电容以耗散能量。图中显示了22 μF电容和100 mΩ电阻的串联电路，显著降低了响应（蓝色曲线）。最终结果是围绕该频率偏移的相位噪声改善：图21中的黄色曲线。

图 18.LC 滤波器和去Q网络。

图 19.LC 滤波器响应。

图 20.相位噪声响应。

要分析的最终噪声源是器件本身的相位噪声。AD9164 DAC系列器件具有极低的相位噪声，难以量化。通过去除所有预期的噪声源，残余噪声来自DAC，如图22所示。仿真的相位噪声也被绘制成图表，并与测量结果很好地对齐。时钟相位噪声在某些区域仍然占主导地位。

图 21.AD9162相位噪声

结论

面对前面讨论的所有噪声源，设计人员可能会不知所措。诱惑是遵循推荐的解决方案;但是，对于任何特定的设计要求，这种方法总是次优的。与RF信号链和精密误差预算类似，可以在设计过程中使用相位噪声预算。利用时钟源相位噪声、每个电源轨的PSMR结果、LDO噪声特性和DAC设置，可以计算和优化每个源的噪声贡献。示例预算如图 22 所示。正确考虑所有来源后，可以分析和管理相位噪声，并在第一时间设计正确的信号链。

图 22.相位噪声预算示例。

审核编辑：郭婷