利用千兆采样ADC跨越多频段接收机的新前沿

模数转换器（ADC）在相当长的一段时间内一直是通信接收器设计的主要内容。随着通信技术的不断发展，消费者要求更快的数据速率和更便宜的服务。启用这项技术的回程服务提供商面临着二分法的情况。更快的数据速率意味着更多的带宽，这意味着更快的数据转换器可以将模拟无线电波转换为数字处理。然而，更快的数据转换器（GSPS或每秒千兆采样转换器）——被广泛称为RF采样ADC——也会产生大量数据，必须在这些DSP芯片中以更高的速度进行处理。这不可避免地增加了无线电接收器的操作成本。

解决方案在于对构成RF采样ADC的硅进行巧妙设计。利用硅处理的进步（谢谢摩尔定律），RF采样ADC混合在定制数字处理模块中，与现有FPGA相比，功耗和面积效率更高。使用这些数字信号处理模块还会导致较低的数据速率，从而可以使用成本更低的FPGA。这对运营商来说是一个双赢的局面，因为他们可以使用这些GSPS ADC进行高频采样，使用内部数字下变频器（DDC）快速处理数据，并以可管理（低）数据速率将其发送到更便宜的FPGA（或现有一代ASIC）进行进一步的基带处理。

将RF采样ADC与DDC配合使用的另一个优点是，这为实现双频段无线电系统提供了一种更灵活、更紧凑、更具成本效益的方法。双频无线电系统已经存在多年了。传统上，基站系统设计人员通过使用两条独立的无线电路径（每个频段一条）来实现双频无线电系统。本文讨论一种利用多频段无线电接收器的方法，该方法使用AD9680等RF采样ADC对两个广泛使用的独立频段进行数字化和处理。本文的第一部分介绍了框图级实现，并讨论了将GSPS ADC用于双频段无线电系统的优势。本文的第二部分将讨论TDD LTE频段34和39（分别称为频段A和频段F）的实现和数据分析，并通过数据分析显示转换器性能。

传统双频无线电接收器

为了满足客户对双频无线电的需求并满足整体系统级性能，基站设计人员采用了他们最了解的方法：复制无线电的设计两次，并为每个频段调谐一次。这意味着设计人员必须将两个独立的无线电硬件设计调谐到客户选择的两个频段。

例如，如果需要构建一个可以支持TDD LTE频段34（频段A：2010 MHz至2025 MHz）和频段39（频段F：1880 MHz至1920 MHz）的无线电接收器1，设计师将打包两个无线电接收器设计。TDD LTE频段的频率规划如图1所示。

图1.显示 TDD LTE 频段 34 和 39 的频率计划。

设计双频无线电接收器以适应这些频段的传统方法是实现两个独立的接收器链，每个频段一个。双频无线电接收器的框图示意图如下图2所示。2

图2.双频无线电接收器设计的传统方法。

图2显示了双频无线电的传统实现。这种实现的成本相当高，因为它实际上是一个系统中的两个无线电接收器。每个处理元素都是重复的，以适应相应的波段。这也适用于 FPGA 资源。每个处理元件都是重复的，以适应相应的频段，从而导致FPGA资源的重复，增加系统成本和复杂性，以及额外的功耗。在FPGA接口方面，FPGA资源必须加倍才能容纳两个ADC数据流。图 3 显示了 FPGA I/O 资源需求或双频无线电接收机系统设计的框图。它显示了LVDS和JESD204B ADC接口。LVDS数据速率较低，但FPGA需要更高的I/O数量。JESD204B接口需要的FPGAI/O资源数量较少，但通道速率可能更高，这可能需要更昂贵的FPGA。

图3.双频无线电接收机传统方法的FPGA接口要求。

采用RF采样（GSPS）ADC的双频无线电接收器

RF采样或GSPS ADC可以提供系统设计的灵活性。通过利用深亚微米工艺技术，GSPS ADC可以封装数字处理模块，与FPGA相比，这些模块能够以更低的功耗快速处理数据。RF采样ADC的核心是一个高带宽模拟采样内核，该内核以GHz速度采样。在模拟内核之后是大量的数字信号处理元件。这些数字下变频器可用于提取相应的频段。双频段接收器的RF采样ADC设置内部框图如图4所示。DDC除了处理信号外，还会降低JESD204B通道上数据的通道速率。

图4.RF采样ADC的框图表示，显示内部DDC。

通过增加数字信号处理模块，GSPS ADC现在可以单手容纳两个频段进行处理。这对运营商来说是一个双赢的局面，因为他们可以使用这些RF采样ADC进行高频采样，使用内部数字下变频器（DDC）快速处理数据，并以可管理（低）数据速率将其发送到更便宜的FPGA（或现有一代ASIC）以进行进一步的基带处理。这些ADC提供的高带宽前端使系统设计人员能够捕获宽频率（例如两个无线电频段）并将其数字化以进行信号处理。下面的图5显示了一个双频段接收器系统，该系统使用RF采样ADC和内部DDC来提取频段。与图2中的实现方案相比，使用RF采样ADC的双频接收器在实现过程中要简单得多。在此实现中，RF被混频到数百MHz宽的高IF，而传统的双频段方法则为数十MHz宽。BPF 和 VGA 阶段是可选的，取决于预期的系统性能级别。

图5.使用RF采样ADC和内部DDC提取频段的双频段无线电接收器。

下面介绍了将RF采样ADC用于双频段无线电系统的一些优点：

更简单的前端设计

采用RF采样ADC的双频段无线电系统设计大大简化了前端网络。对于初学者来说，只需要一个前端设计，而不是两个（每个频段一个）。这大大减少了系统主板的物料清单。然后是AAF（抗混叠滤波器）要求，即两个IF转换器情况下的带通滤波器（BPF）与GSPS ADC情况下的低通滤波器（LPF）相比。这是因为GSPS ADC对输入信号进行了过采样。3,4现在数据被过采样，数字下变频器可以完成抽取和滤波工作。如果频率规划使得二次和三次谐波落出带外，则降低了对AAF的要求。

更低的系统功耗，更小的外形尺寸

与图2所示的两个LNA、两个混频器和两个中频ADC不同，在RF采样情况下只需要一个前端（图5）。从系统级功耗考虑来看，这可节省大量功耗。较低的系统功耗与对更简单前端设计的需求相结合，允许系统以更小的外形尺寸制造。

更高效的 FPGA 利用率

当使用RF采样ADC实现双频段无线电系统时，DDC用于提取各个频段。由于DDC抽取数据，输出采样速率降低。这使得JESD204B接口具有许多灵活的配置。例如，如果双通道ADC以1 GSPS采样并处于全带宽模式，则在四个通道上以10 Gbps/通道计算线速。ADI公司JESD204B转换器的线速计算如下：

哪里

M = 转换器数量（在本例中为 2）

N' = 每个样本的转换器位数（在本例中为 16）

10/8 = 8B10B 开销

F外= 输出采样率（Fsample/Decimation_Ratio;在本例中，全带宽为 Decimation_Ratio = 1）

L = JESD204B通道数（在本例中为4）

例如，如果同一双通道ADC在分进制乘8的配置中总共使用四个DDC，则根据通道数，ADC将支持许多配置。输出采样速率变为125 MSPS（1 GSPS ÷ 8）。表 1 列出了不同的配置：

表1

DDC 配置	M	L	线速（千兆字节/通道）
真正	4	1	10
真正	4	2	5
复杂	8	2	10
复杂	8	4	5

这些灵活的配置使系统设计人员可以自由地使用具有更高线速但更好的I/O通道密度的昂贵FPGA，或者使用具有线速限制的现有FPGA/ASIC。

结论

GSPS ADC在深亚微米硅工艺中的出现，开创了无线电架构讨论和设计的新时代。GSPS ADC具有高带宽采样内核和数字下变频器选项，为重新思考和重新定义无线电架构提供了灵活的途径，以满足消费者不断增长的需求。这些GSPS ADC提供的功耗和空间的减少将降低这些无线电盒的拥有成本。采用JESD204B接口的当前一代ADC提供的灵活输出选项不会使系统设计人员受限于使用昂贵的高线速FPGA或数字逻辑。

审核编辑：郭婷