Xilinx Vivado LOCK_PINS属性介绍
LOCK_PINS 是 Xilinx Vivado 做物理约束的属性之一。用来将LUT的逻辑输入（I0,，I1，I2...）绑定到其物理输入pin上（A6，A5，A4...）。
常用的场景是将 timing-critical 的 LUT 的输入绑定到其延迟比较低的pin A6 和 A5上。
对于6输入的LUT，其不同输入pin之间的延迟查可以达到几十到上百皮秒。
下面是使用LOCK_PINS的一个例子，将I0绑定到A5，I1绑定到A6。（I0为LUT输入的最低位）
% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
# Which you can verify by typing the following line in the Tcl Console:
% get_property LOCK_PINS $myLUT2
审核编辑：刘清
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原文标题：Xilinx LOCK_PINS
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