构成PLL频率合成器的构建模块研究

作者：Mike Curtin and Paul O'Brien

本系列的第一部分介绍了锁相环（PLL），描述了基本架构和工作原理。它还包括一个在通信系统中使用PLL的示例。在本系列的第二部分中，详细研究了相位噪声、基准杂散和输出泄漏等关键性能规格，并考虑了它们对系统性能的影响。在本系列的最后一部分中，我们将处理构成PLL频率合成器的一些主要构建块。我们还将比较整数 N 和小数 N 分数架构。该系列文章最后将总结目前市场上可用的VCO，并列出ADI公司频率合成器系列。

锁相环频率合成器基本构建模块

PLL频率合成器可以从几个基本构建模块的角度来考虑。已经涉及，现在将更详细地处理它们：

鉴频鉴相器 参考

计数器 （R） 反馈计数器 （N）

鉴频鉴相器

频率合成器的核心是鉴相器或鉴频鉴相器。在这里，将参考频率信号与VCO输出反馈的信号进行比较，产生的误差信号用于驱动环路滤波器和VCO。在数字PLL（DPLL）中，鉴相器或鉴频检波器是一个逻辑元件。三种最常见的实现是：

专用或（EXOR）栅极

J-K触发器数字

鉴频鉴波器

这里，我们仅考虑PFD，即ADF4110和ADF4210频率合成器系列中使用的元件，因为与EXOR门和J-K触发器不同，当其处于解锁状态时，其输出与两个输入之间的频率差成正比。

图1显示了PFD的一种实现，基本上由两个D型触发器组成。一个 Q 输出使能一个正电流源;另一个Q输出使能负电流源。假设在此设计中，D型触发器是正边沿触发的，则状态如下：

11 – 两个输出均为高电平，由 AND 门 （U3） 禁用，返回触发器上的 CLR 引脚。

00 – P1和N1均关断，输出OUT基本上处于高阻抗状态。

10–P1 打开，N1 关闭，输出为 V+。

01–P1 关闭，N1 打开，输出为 V–。

图1.典型的PFD，使用D型触发器。

现在考虑一下如果系统失锁且+IN处的频率远高于-IN处的频率，电路的行为，如图2所示。

图2.PFD 波形，频率和相位锁定。

由于+IN处的频率远高于–IN处的频率，因此输出大部分时间都处于高电平状态。+IN上的第一个上升沿将输出发送为高电平，并一直保持到–IN上出现第一个上升沿。在实际系统中，这意味着输出以及VCO的输入被驱动得更高，导致–IN的频率增加。这正是所期望的。

如果 +IN 上的频率远低于 –IN，则会发生相反的效果。OUT 的输出大部分时间都处于低状态。这将具有在负方向上驱动VCO的效果，并再次使–IN处的频率更接近+IN处的频率，以接近锁定条件。图3显示了输入锁定频率并接近锁相时的波形。

图3.PFD波形，处于频率锁定状态，但处于缺相锁定状态。

由于+IN是前导–IN，输出是一系列正电流脉冲。这些脉冲将倾向于驱动VCO，使–IN信号与+IN上的信号相位对齐。

发生这种情况时，如果U3与U1和U2的CLR输入之间没有延迟元件，则输出可能处于高阻抗模式，既不产生正电流脉冲，也不产生负电流脉冲。这不是一个好情况。VCO将漂移，直到产生明显的相位误差，并再次开始产生正或负电流脉冲。在相对较长的一段时间内，这种循环的影响是电荷泵的输出被PFD输入参考频率的次谐波信号调制。由于这可能是低频信号，因此环路滤波器不会衰减它，并且会在VCO输出频谱中产生非常明显的杂散，这种现象称为反冲效应。U3 输出与 U1 和 U2 的 CLR 输入之间的延迟元素可确保不会发生这种情况。使用延迟元件时，即使+IN和–IN完全相位对齐，电荷泵输出端仍会产生电流脉冲。该延迟的持续时间等于在U3输出端插入的延迟，称为反冲脉冲宽度。

参考计数器

在经典的整数N分频频率合成器中，输出频率的分辨率由施加到鉴相器的参考频率决定。因此，例如，如果需要 200 kHz 间隔（如 GSM 电话），则参考频率必须为 200 kHz。然而，获得稳定的 200kHz 频率源并不容易。一个明智的方法是采用一个好的基于晶体的高频源并将其划分。例如，所需的频率间隔可以通过从10 MHz频率参考开始，然后将其除以50来实现。此方法如图 4 中的图表所示。

图4.在PLL频率合成器中使用基准计数器。

反馈计数器，N

N 计数器，也称为 N 分频器，是设置PLL中输入和输出频率之间关系的可编程元件。多年来，N 计数器的复杂性一直在增长。除了一个简单的N计数器外，它还发展到包括一个预分频器，它可以具有双模数。

当需要非常高的频率输出时，这种结构已经发展成为使用基本N分频结构反馈到鉴相器所固有问题的解决方案。例如，假设 10 kHz 间隔需要 900 MHz 输出。可以使用 10MHz 参考频率，R 分频器设置为 1000。然后，反馈中的 N 值需要为 90，000 量级。这意味着至少有一个17位计数器能够处理900 MHz的输入频率。

为了处理此范围，在可编程计数器之前加上一个固定的计数器元件是有意义的，以便将非常高的输入频率降低到标准CMOS的工作范围。该计数器称为预分频器，如图 5 所示。

图5.基本预分频器。

但是，使用标准预分频器会带来其他并发症。系统分辨率现在已降低（F1×页）。这个问题可以通过使用双模预分频器来解决（图 6）。它具有标准预分频器的优点，但不会损失任何系统分辨率。双模预分频器是一种计数器，其分频比可以通过外部控制信号从一个值切换到另一个值。通过使用带有A和B计数器的双模预分频器，仍然可以保持F的输出分辨率1.但是，必须满足以下条件：

图6.双模预分频器

如果计数器未超时，则两个计数器的输出信号均为高电平。

当 B 计数器超时时，其输出变为低电平，并立即将两个计数器加载到其预设值。

加载到 B 计数器的值必须始终大于加载到 A 计数器的值。

假设 B 计数器刚刚超时，并且两个计数器都已重新加载值 A 和 B。让我们找到再次达到相同状态所需的VCO周期数。

只要 A 计数器没有超时，预分频器就会除以 P+1。因此，每次预分频器计数（P+1）VCO周期时，A和B计数器都将倒计时1。这意味着 A 计数器将在 （（P+1） × A） VCO 周期后超时。此时，预分频器切换到 P 分频。也可以说此时 B 计数器在超时之前仍有 （B-A） 周期要经过。这样做需要多长时间：（（B-A）×P）。系统现在回到了我们开始时的初始状态。

实现此目的所需的 VCO 周期总数为：

使用双模预分频器时，重要的是要考虑N的最低值和最高值。我们真正想要的是可以以离散整数步长更改 N 的范围。考虑表达式 N = A + BP。若要确保 N 的连续整数间距，A 必须在 0 到 （P–1） 范围内。然后，每次 B 递增时，都有足够的分辨率来填充 BP 和 （B+1）P 之间的所有整数值。正如双模预分频器已经指出的那样，B 必须大于或等于 A，双模预分频器才能工作。由此我们可以说，在能够以离散整数步长递增的同时，可能的最小除法比是：

N 的最大值由下式给出

在这种情况下一个.max和B.max仅由 A 和 B 计数器的大小决定。

现在来看ADF4111的实际示例。
假设预分频器被编程为 32/33。
计数器：6位意味着A可以是26- 1 = 63 B 计数器：13 位表示
B 可以是 213- 1 = 8191

ADF4110系列

前几节中讨论的构建模块均用于ADI公司新的N整数频率合成器系列。ADF4110系列频率合成器由单器件组成，ADF4210系列由双通道版本组成。ADF4110的框图如下所示。它包含上述参考计数器、双模预分频器、N 计数器和 PFD 模块。

图7.ADF4110系列框图

小数N分频合成器

许多新兴的无线通信系统需要本振（LO）中更快的开关和更低的相位噪声。小数N分频合成是实现这两个目标的一种手段。

该技术最初是在 1970 年代初开发的。这项早期工作主要由惠普和拉卡尔完成。该技术最初被称为“digiphase”，但后来被普遍命名为分数N。

在标准频率合成器中，RF信号只能被整数除以。这就需要使用相对较低的参考频率（由系统通道间距决定），并导致反馈中的N值很高。这两个事实对系统建立时间和系统相位噪声都有重大影响。低参考频率意味着较长的建立时间，而高N值意味着较大的相位噪声。

如果反馈中可以发生分数除法，则可以使用更高的参考频率并仍然实现通道间距。这个较低的分数也意味着较低的相位噪声。

如果事实如此，可以通过交替除以两个整数来实现在很长一段时间内除以分数（除以 2.5 可以通过连续除以 2 和 3 来实现）。

那么，如何除以 X 或 （X + 1）（假设小数在这两个值之间）？好吧，可以允许数字的小数部分以参考频率速率累积。

图8.小数N分频合成器。

图9的示意图显示了图8中描述的小数N分频系统的时序。出于此示例的目的，我们假设分频比为 4.6。

信号 F外显示 FREF 执行 10 个周期期间的 46 个周期。在 FREF 生成其第一个周期期间，N 计数器需要除以 4.6。当然，这是不可能的。它除以 4。因此，在第一个周期中，计数器输出中“缺少”0.6个脉冲。这是使用累加器在系统中记忆的。累加器使用与F寄存器相同的代码。在每个参考周期开始时，累加器将F寄存器内容添加到其先前的累积值中。因此，从时间 0 开始，累加器将跟踪“缺失”的脉冲分数。

在第二个参考周期中，N 计数器将再次除以 4。累加器现在将在第一个参考周期累积的 0.6 的基础上增加 0.6。这在累加器中给出了 1.2 的值，但由于它只能存储小于 1 的值，因此将生成溢出并将 0.2 保留为累加器内容。

溢流用于激活脉冲消除电路。因此，VCO产生的下一个脉冲从输入端移开至N计数器。这种脉冲去除与除以 5 而不是 4 具有相同的效果。如图所示，累加器在第 4、5、7、9 和 10 个周期再次溢出。因此，在一系列 10 个参考周期中，有 6 个溢出，产生总数为 （4 × 4） + （6 × 5） = 46。这正是我们想要的。

图9.小数 N 分频时序。

VCO制造商摘要

随着无线通信的爆炸式增长，对合成器和VCO等产品的需求在过去五年中急剧增加。有趣的是，到目前为止，市场一直由两组不同的制造商提供服务。下面列出了VCO领域的一些参与者。这个列表并不是包罗万象的，而是让读者对一些主要参与者有所了解。

审核编辑：郭婷