利用高压VCO设计高性能锁相环

锁相环（PLL）是现代通信系统的基本组成部分。PLL通常用于在无线电接收器或发射器中提供本振（LO）功能;它们还用于时钟信号分配和降噪，并越来越多地用作高采样率模数（A/D）转换的时钟源。

随着集成电路处理中特征尺寸的缩小，器件电源电压（包括用于PLL和其他混合信号功能的电源）也随之下降。然而，作为PLL关键元件的压控振荡器（VCO）的实用技术并没有迅速下降。许多高性能VCO设计仍然使用分立电路实现，可能需要高达30 V的电源电压。这给当今的PLL或RF系统设计人员带来了挑战：将低压PLLIC与更高电压的VCO接口。电平转换接口通常使用有源滤波器电路实现，下文将对此进行讨论。

本文将研究PLL的基础知识，研究高压VCO的PLL设计的当前技术水平，讨论典型架构的优缺点，并介绍高压VCO的一些替代方案。

锁相环基础知识

锁相环（图1）是一种反馈系统，其中相位比较器或检波器驱动反馈环路中的VCO，以使振荡器频率（或相位）准确跟踪施加的参考频率。通常需要滤波电路来积分和平滑正负误差信号，并提高环路稳定性。反馈路径中通常包括一个分频器，用于将输出频率（在VCO范围内）确定为参考频率的倍数。分频器可以实现，使频率倍数N为整数或小数，将PLL表征为整数N分频PLL或小数N分频PLL。

图1.基本的锁相环。

由于PLL是一个负反馈控制环路，因此频率误差信号在平衡时将强制归零，以产生N×的准确稳定的频率F裁判在VCO的输出端。

PLL以各种方式实现，使用全数字、全模拟或组合电路，具体取决于所需的频率范围、噪声和杂散性能以及物理尺寸。目前，高频或RF锁相环的首选架构将全数字模块（如反馈分频器和鉴相器）与高精度模拟电路（如电荷泵和VCO）相结合。混合信号PLL的主要特点是：

参考频率：RF输出将锁相的稳定、准确的频率参考。它通常源自晶体或温控晶体振荡器 （TCXO）。

鉴频鉴相器（PFD）：从参考信号和反馈信号中获取相位误差信号。

电荷泵：将误差信号转换为与相位误差成比例的一系列正电流或负电流脉冲。

环路滤波器：集成来自电荷泵的电流脉冲，为VCO调谐端口提供干净的电压。

VCO：输出的频率取决于提供给其调谐端口的电压（V调整).VCO有收获，KV，以兆赫/伏表示。与输出频率与输入控制电压相关的基本VCO表达式为：fo = fc + Kv (V调整），其中fc是VCO失调频率。

N 分频器：将输出频率向下分频以等于 PFD 或参考频率。它可以直接除以整数，或者越来越多地实现为小数除法器。分数除法器可以通过切换整数除法器中的除法值来简单地实现，以获得分数平均值（例如，要获得平均值 4.25，计数到 4 三次，计数到 5 一次）。已计数 17 个脉冲，并创建了 4 个脉冲;所以频率比是 17/4 = 4.25）。在实践中，借用高分辨率噪声形状转换器中使用的技术可以获得更好的结果。因此，分数引擎通常使用Σ-Δ架构实现，该架构具有降低杂散频率的优点。

作为可用器件中使用的高度集成电路的示例，图2显示了小数N分频PLL IC的框图，该芯片是集成VCO的宽带频率合成器ADF4350;它的输出频率范围为 137.5 MHz 至 4400 MHz。（有关其功能的简要摘要，请参阅带集成 VCO 的宽带宽 PLL。

图2.ADF4350 PLL频率合成器框图

PLL的关键性能限制特性是相位噪声、杂散频率和锁定时间。

相位噪声：相当于时域中的抖动，相位噪声是在频域中评估的振荡器或PLL噪声。它是PLL中各种组件贡献的噪声的均方根总和。基于电荷泵的PLL将抑制环路滤波器带宽内的VCO噪声。在环路带宽之外，VCO噪声占主导地位。

杂散：杂散频率成分是由电荷泵定期更新VCO调谐电压引起的。它们将出现在PFD频率与载波的频率偏移处。在小数N分频PLL中，由于小数分频器的作用，也会产生杂散。

锁定时间：当从一个频率更改为另一个频率或响应瞬态偏移时，PLL的相位或频率返回到锁定范围所需的时间。它可以根据频率或相位建立来指定。其作为规范的重要性程度取决于应用。

为什么VCO仍然使用高电压？

高性能VCO是最后一批抵制硅集成浪潮的电子元件之一。直到过去几年，蜂窝手机的VCO才完全集成到其无线电芯片组中。然而，蜂窝基站、微波点对点系统、军事和航空航天以及其他更高性能的应用仍然超出了硅基VCO的能力，并且仍然使用分立方法实现。原因如下：

大多数市售分立VCO使用可变电容变容二极管作为LC谐振电路中的可调谐元件。改变二极管的电压会改变其电容，从而改变谐振电路的谐振频率。

变容二极管上的任何电压噪声都会被VCO增益放大，KV，（以MHz/V表示），并将转换为相位噪声。为了将VCO相位噪声降至最低，KV必须保持尽可能低的水平，但实现相当宽的调谐范围需要较大的调谐范围KV.因此，对于需要低相位噪声和宽调谐范围的应用，VCO制造商通常设计具有低增益和大输入电压范围的振荡器，以满足这些相互冲突的要求。

窄带VCO的典型电压调谐范围为0.5 V至4.5 V，而宽带VCO的调谐范围通常为1 V至14 V，在某些情况下，其范围可达1 V至28 V。

同轴谐振器振荡器（CRO）是另一种特殊类型的VCO，它使用非常低的增益和宽输入调谐电压来实现超低相位噪声性能。它们通常用于窄带专用移动无线电和陆地移动无线电应用。

与高压VCO接口

大多数商用PLL频率合成器IC的电荷泵输出限制为最大约5.5 V，如果环路滤波器单独使用无源元件，则不足以直接驱动需要更高调谐电压的VCO。必须采用使用运算放大器电路的有源环路滤波器拓扑才能达到更高的调谐电压。

实现此目的的最简单方法是在无源环路滤波器之后添加一个增益级。虽然设计简单，但这种方法也存在一些缺陷：反相运算放大器配置具有低输入阻抗，将加载无源环路滤波器，从而改变环路动态;同相配置的输入阻抗足够高，不会加载滤波器，但会通过有源滤波器增益放大任何运算放大器噪声，而不会被前面的无源环路滤波器滤波。更好的拓扑是将增益级和滤波器集成到单个有源滤波器模块中。建议进行预滤波，以免电荷泵发出的极短电流脉冲使放大器过驱动，这可能会限制输入电压的速率。

图3显示了两个推荐的有源滤波器拓扑示例，该拓扑结构使用反相和同相增益进行预滤波。请注意，这些放大器电路是真正的时间积分器，它迫使PLL的环路在其输入端保持零误差。在环路之外，所示拓扑可能会漂移到电源轨。

a. 反转拓扑。

b. 同相拓扑。

图3.使用预过滤的有源滤波器。

反相拓扑的优点是将电荷泵输出偏置在固定电压下，通常为电荷泵电压的一半（VP/2）—杂散性能的最佳选择。需要注意提供干净的偏置电压，最好是专用的低噪声线性稳压器，如ADP150，并尽可能靠近运算放大器输入引脚进行充分的去耦。分压器网络中使用的电阻值应最小化，以减少其噪声贡献。使用反相拓扑时，确保PLLIC允许PFD极性反转非常重要，如有必要，可以抵消运算放大器的反转并以正确的极性驱动VCO。ADF4xxx系列具有这一特性。

同相环路滤波器配置不需要专用偏置，因此可以成为更紧凑的解决方案。电荷泵电压现在将在其工作范围内变化，而不是偏置在固定电平。因此，使用这种滤波器类型时，使用具有轨到轨输入的运算放大器更为关键。（下一节将介绍输入电压范围要求。

运算放大器的选择

运算放大器的选择是最大化有源滤波器潜力的关键。除了带宽之外，要考虑的主要性能规格是：

噪声电压密度—以 nV/√Hz 表示

电流噪声—以pA/√Hz表示

输入偏置电流

共模电压范围

滤波器的输出直接影响产生的频率和相位;因此，运算放大器的噪声电压密度可以指示有源滤波器将增加多少相位噪声。放大器噪声在PLL环路带宽内和带外均有增加，在环路滤波器的转折频率处最为明显，特别是对于具有高噪声电压密度的放大器。因此，保持放大器的低噪声以实现放大器和高压VCO的任务非常重要：提供较低的相位噪声。一个好的设计目标是<10 nV/√Hz。与误差电流脉冲相比，电流噪声通常相当小，因此其影响往往比电压噪声小得多。

相对于PFD输出电流具有较大输入偏置电流的运算放大器可能会导致PLL输出频谱上产生较大的杂散。为了保持VCO调谐电压恒定和PLL锁定，电荷泵必须在每个PFD周期内替换运算放大器输入端消耗的偏置电流。这调制了 V调整PFD频率处的电压，并在等于PFD频率的偏移处在载波周围引起杂散。输入偏置电流越高，V的调制越大调整电压和杂散幅度越高。

另一个重要的运算放大器规格共模电压范围或输入电压范围（IVR）经常被忽视，导致最终设计出现严重问题。IVR 确定输入端子在最大/最小信号和正/负电源轨之间所需的间隙。

早期工作电压为±15 V的运算放大器的典型IVR电压为±12 V，后来添加的慢速横向PNP输入级允许IVR包含负电源轨，从而提供单电源供电能力。虽然任何运算放大器都将在接地和正电源上运行，但有必要观察与电源轨的距离。

例如，广受欢迎的OP27采用±15 V电源时，IVR为±12.3 V。这意味着输入电压需要至少为正负电源轨的±2.7 V。该范围低端的这种限制使其在单电源操作中与宽输入摆幅一起使用时没有吸引力。双电源设计选项（如果可用）允许更多的运算放大器选择（并简化输入偏置问题）。如果需要单电源设计，请使用允许输入电压在轨间摆幅的运算放大器（但其中许多可能具有更高的噪声-电压规格）。因此，为了获得最佳结果，需要具有低噪声电压密度以实现低相位噪声、低输入偏置电流以实现低杂散的运算放大器，以及用于单电源操作的轨到轨输入的运算放大器。表1列出了ADI公司的一些运算放大器及其与上述设计标准相关的规格。

表 1.推荐用于PLL有源环路滤波器的运算放大器

运算放大器	电压噪声， f = 1 kHz （nV/√Hz）	电流噪声， f = 1 kHz （pA/√Hz）	输入偏置电流（典型值）	输入电压范围，与下轨的间隙 （V）	V供应最大值，单电源 （V）
AD820	16	0.8	2 pA	–0.2	36
操作184	3.9	0.4	60 pA	0	36
AD8661	12	0.1	0.3 毫安	–0.1	16
OP27	3	0.4	10 pA	+2.7	36
AD8099	2	8	100 pA	+1.3	12

运算放大器的选择取决于应用。如果PFD杂散远远超出环路带宽（例如，在小数N分频频率合成器中），则双极结型晶体管输入（BJT）运算放大器（如OP184或OP27）将是合适的选择。由BJT的高输入偏置电流引起的PFD杂散将被环路滤波器很好地衰减，PLL可以充分利用BJT运算放大器的低噪声电压密度。

如果应用要求PFD与环路带宽比很小（例如，在整数N分频频率合成器中），则应在噪声和杂散电平之间达成折衷;AD820和AD8661可能是不错的选择。

值得注意的是，尽管有源滤波器往往会给PLL带来噪声，但在某些应用领域，它们充当缓冲器的能力比无源滤波器具有性能优势。例如，如果VCO的调谐端口上有高漏电流，导致PFD杂散较高，则可以使用运算放大器来降低杂散电平。运算放大器的低阻抗输出可轻松提供调谐端口漏电流。

设计示例

考虑一个LO具有以下规格的示例：

倍频程调谐范围从 1000 MHz 到 2000 MHz

相位噪声要求在 1 MHz 偏移时为 –142 dBc/Hz

杂散 < –70 dBc

250kHz 通道间距

锁定时间 < 2 ms

提供 15 V 或 30 V 单电源

为了覆盖1 GHz频段，同时满足相位噪声目标，必须使用高压VCO和有源环路滤波器。相位噪声和杂散规格以及单电源限制将推动运算放大器的选择。为了满足杂散规格，运算放大器的输入偏置电流必须很低，而使用具有低电压噪声的运算放大器可以实现最佳的相位噪声。通过选择JFET输入运算放大器（例如AD8661），可以实现两者之间的折衷，其输入偏置电流为0.3 pA，电压噪声为12 nV/√Hz。该器件还可以满足单电源要求。RFMD UMS-2000-A16 VCO 被选中以覆盖倍频程范围。

最好的起点是仿真，涉及ADIsimPLL支持的有源滤波器拓扑™工具。图3显示了两种推荐的滤波器类型，但ADIsimPLL也支持其他配置。

对于PLL，选择了可在整数或小数模式下工作的ADF4150;它还具有 2/4/8/16/32 的输出分频器选项，可实现从 2 GHz 到 31.25 MHz 的连续覆盖。ADF4150与图2所示的ADF4350类似，但对于需要满足更严格的相位噪声要求的应用，它允许选择外部VCO。在仿真中，PLL环路滤波器设置为20 kHz，以尝试最小化运算放大器噪声贡献，同时保持PLL锁定时间小于2 ms。

图4显示了仿真和测量系统中噪声（dBc）与频率失调的函数关系图，使用ADF4150 PLL、UMS VCO和基于AD8661的滤波器。由于有源环路滤波器增加的噪声，在大约20 kHz处的峰值为–90 dBc，在两个噪声曲线中都可以看到，但仍能满足1 MHz偏移时的–142 dBc/Hz目标。为了降低带内噪声，可以使用低噪声运算放大器，如OP184或OP27，但代价是产生更高的杂散;或者PLL环路带宽可以降低到20 kHz以下。

图4.ADIsimPLL仿真与使用AD8661作为PLL有源滤波器运算放大器的测量性能。

图5显示了使用OP27时约6 dB的改善。在这种情况下，杂散不会显著增加，因为环路带宽相对较窄。进一步降低带宽将改善100 kHz以下偏移的相位噪声，但代价是PLL锁定时间增加。所有这些权衡都可以在进入实验室之前使用ADIsimPLL仿真进行测试。

图5.在有源环路滤波器中使用AD8661与OP27测量PLL的性能。

突发新闻：高压相环

到目前为止，讨论的驱动力是需要使用有源滤波器将低压PLL器件连接到高压VCO的需求。然而，高压PLL正在变得可用，大大减少了对有源滤波器的需求。ADF4113HV PLL就是一个例子，它集成了一个高压电荷泵，具有–212 dBc/Hz归一化相位噪底。在这种情况下，PLL电荷泵输出可高达15 V，从而在VCO之前允许更简单的无源滤波器。

该系列高压PLL将很快通过将最大电压增加到30 V的器件和具有高压电荷泵的小数N分频PLL进一步增强。有关更新和新产品信息，请访问 PLL 网站。

集成VCO的宽带宽PLL

使用带高压VCO的有源滤波器的另一种选择是使用完全集成的高性能PLL，如ADF4350，如图2所示。在这种情况下，VCO集成在芯片上。通过使用多频段VCO方法，可以避免上述宽调谐范围和低相位噪声的固有权衡。在ADF4350中，片上集成了三个独立的VCO，每个VCO有16个重叠的子频段，总共有48个子频段。每次更新频率时，都会启动自动校准以选择适当的VCO子带。

这显示了将VCO设计从分立式解决方案转变为硅基解决方案的真正好处：可以在最小的面积内实现显著的集成度，从而实现更大的设计灵活性。例如，ADF4350还集成了一个可编程输出分频器级，允许频率覆盖范围从137.5 MHz一直到4.4 GHz，对于希望在多个频率和标准中重复使用相同设计的无线电设计人员来说，这是一个非常有吸引力的功能。

ADF4350采用5 mm方形LFCSP封装，与标准的12.7 mm方形VCO封装相比。性能水平接近分立式设计，100 kHz 偏移时的相位噪声为 –114 dBc/Hz，1 MHz 偏移时的相位噪声为 –134 dBc/Hz。

图6.该图显示了ADF4350 VCO电压与频率关系中的48个不同频段。

审核编辑：郭婷