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提高Xilinx FPGA Flash下载速度

FPGA技术实战 来源:FPGA技术实战 2023-02-14 10:15 次阅读

最近在编写完FPGA逻辑,成功生成.bin文件后,发现将数据流文件烧写到Flash时间过长,突然想起可以通过Vivado软件进行设置,提高烧写速度。操作如下:

(1)布局布线完成后,点击Open Implementation。

f0c54b82-aa87-11ed-bfe3-dac502259ad0.png

(2)点击Tool-----> Edit Device Properties...

f0d6eb12-aa87-11ed-bfe3-dac502259ad0.png

(3)General ----->Enable Bitstream Compression ----->TRUE,选择压缩数据流,提高下载速度。

f0f20a50-aa87-11ed-bfe3-dac502259ad0.png

(4)Configuration -------> Configuration Rate(MHz),可以选择较大的CCLK时钟值。(如果配置I/O PCB布线不佳,较大的时钟可能会导致FLASH烧写失败,此时需要降低CCLK时钟)

f1074960-aa87-11ed-bfe3-dac502259ad0.png

点击OK,并点击“保存”菜单,保存当前配置。

f11f1e6e-aa87-11ed-bfe3-dac502259ad0.png

打开.xdc约束文件,我们可以看到新增以下内容:

f1347eee-aa87-11ed-bfe3-dac502259ad0.png

完成以上操作,重新生成bit文件及bin文件即可实现加快FLASH烧写速度。

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
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原文标题:提高Xilinx FPGA Flash下载速度

文章出处:【微信号:FPGA技术实战,微信公众号:FPGA技术实战】欢迎添加关注!文章转载请注明出处。

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