了解SAR ADC：其架构及其与其他ADC的比较

逐次逼近寄存器（SAR）模数转换器（ADC）代表了中高分辨率ADC的大部分ADC市场。SAR ADC 提供高达 5Msps 的采样速率，分辨率为 8 至 18 位。SAR架构允许高性能、低功耗ADC采用小尺寸封装，以满足当今要求苛刻的应用。

本文将解释SAR ADC如何通过使用二进制搜索算法收敛输入信号来工作。它还解释了SAR ADC、容性DAC和高速比较器的核心。最后，本文将SAR架构与流水线、闪存和Σ-Δ型ADC进行对比。

介绍

逐次逼近寄存器 （SAR） 模数转换器 （ADC） 通常是采样速率低于每秒 5 兆采样 （Msps） 的中高分辨率应用的首选架构。SAR ADC的分辨率通常为8至16位，具有低功耗和小尺寸。这些特性的组合使这些ADC成为各种应用的理想选择，例如便携式/电池供电仪器、笔式数字化仪、工业控制和数据/信号采集。

顾名思义，SAR ADC基本上实现了二进制搜索算法。因此，虽然内部电路可能以几兆赫兹（MHz）运行，但由于逐次逼近算法，ADC采样速率只是该数字的一小部分。

SAR ADC 架构

虽然SAR ADC的实现方式多种多样，但基本架构非常简单（见图1）。模拟输入电压（V在） 保持在轨道/保持上。为了实现二叉搜索算法，首先将N位寄存器设置为中间电平（即100... .00，其中MSB设置为1）。这会强制 DAC 输出 （V代数转换器） 为 V裁判/2，其中 V裁判是提供给ADC的基准电压。然后进行比较以确定是否 V在小于或大于 V代数转换器.如果 V在大于 V代数转换器，比较器输出为逻辑高电平或1，N位寄存器的MSB保持在1。相反，如果 V在小于 V代数转换器，比较器输出为逻辑低电平，寄存器的MSB清零至逻辑0。然后，SAR 控制逻辑向下移动到下一个位，将该位强制为高电平，并进行另一次比较。序列一直持续到LSB。完成此操作后，转换完成，寄存器中提供N位数字字。

图1.简化的N位SAR ADC架构。

图 2 显示了一个 4 位转换示例。y轴（和图中的粗线）表示DAC输出电压。在示例中，第一次比较显示 V在< V代数转换器.因此，位 3 设置为 0。然后，DAC 设置为 01002并执行第二次比较。作为 V在> V代数转换器，位 2 保持在 1。然后将 DAC 设置为 01102，然后执行第三次比较。位 1 设置为 0，然后 DAC 设置为 01012进行最终比较。最后，位 0 保持在 1，因为 V在> V代数转换器.

图2.SAR 操作（4 位 ADC 示例）。

请注意，4位ADC需要四个比较周期。一般而言，N位SAR ADC需要N个比较周期，并且在当前转换完成之前不会为下一次转换做好准备。这就解释了为什么这些ADC具有功耗和空间效率，但在14至16位的速度和分辨率组合中很少见于超过每秒几兆采样（Msps）的运算。市场上一些最小的ADC基于SAR架构。MAX1115/MAX1116和MAX1117/MAX1118 8位ADC及其更高分辨率的MAX1086和MAX1286（分别为10 位和12位）采用尺寸为23mm x 3mm的微型SOT3封装。12位MAX11102采用3mm x 3mm TDFN封装或3mm x 5mm μMAX®封装。

SAR ADC还有另一个显著特点：功耗与采样速率成比例。这与闪存或流水线ADC形成鲜明对比，后者通常具有恒定的功耗与采样速率的关系。这种缩放功耗在低功耗应用或数据采集不连续的应用（例如PDA数字化仪）中特别有用。

深入的SAR分析

SAR ADC的两个关键元件是比较器和DAC。正如我们稍后将看到的，图1所示的采样/保持可以嵌入DAC中，因此可能不是显式电路。

SAR ADC 的速度受以下因素限制：

DAC的建立时间，必须建立到整个转换器的分辨率范围内，例如1/2 LSB

比较器，必须解析V中的微小差异在和 V代数转换器在指定时间内

逻辑开销

发援会

DAC的最长建立时间通常由其MSB建立时间决定。这仅仅是因为MSB转换代表了DAC输出的最大偏移。此外，整个ADC的线性度受DAC线性度的限制。因此，由于固有的元件匹配限制，分辨率超过12位的SAR ADC通常需要某种形式的调整或校准才能实现必要的线性度。虽然它在某种程度上取决于工艺和设计，但在实际DAC设计中，元件匹配将线性度限制在约12位。

许多SAR ADC使用容性DAC，提供固有的采样/保持功能。容性DAC采用电荷再分配原理来产生模拟输出电压。由于这些类型的DAC在SAR ADC中很普遍，因此讨论其工作原理是有益的。

容性DAC由具有二进制加权值的N个电容阵列和一个“虚拟LSB”电容组成。图3所示为连接到比较器的16位容性DAC示例。在采集阶段，阵列的公共端子（所有电容共用连接的端子，见图3）接地，所有自由端子连接到输入信号（模拟输入或V在).采集后，公共端子与地断开，自由端子与V断开在，从而有效地捕获与电容器阵列上的输入电压成比例的电荷。然后将所有电容器的自由端子接地，将公共端子负极驱动至等于-V的电压在.

图3.容性DAC的16位示例。

作为二叉搜索算法的第一步，MSB电容器的底板与地断开并连接到V裁判.这将公共端子沿正方向驱动等于 1/2V 的量裁判.

因此，VCOMMON = -VIN + ½ × VREF

如果VCOMMON<0，则比较器输出产生逻辑1（即VIN>1/2×VREF）。如果 VIN < VREF 为 1/2 ×，则比较器输出产生逻辑 0。

如果比较器输出为逻辑1，则MSB电容的底板保持与VREF连接。否则，MSB电容器的底板将重新接地。

然后将下一个较小电容器的底板连接到VREF，并将新的VCOMMON电压与地进行比较。

这一直持续到确定所有位为止。

通常，VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1（B_比较器输出/ADC输出位）。。

数字转换器校准

在理想的DAC中，与数据位相关的每个电容的值恰好是下一个较小电容值的两倍。在高分辨率ADC（例如16位）中，这会导致值范围太宽，无法以经济可行的尺寸实现。MAX16等195位SAR ADC使用电容阵列，该电容阵列实际上由两个容性耦合阵列组成，以降低LSB阵列的有效值。MSB阵列中的电容器经过生产调整以减少误差。LSB电容的微小变化对16位结果的误差微不足道。遗憾的是，仅靠修整并不能产生16位性能，也无法补偿由于温度、电源电压和其他参数变化而导致的性能变化。为此，MAX195为MSB阵列中的每个电容提供一个校准DAC。这些DAC电容耦合到主DAC输出，并根据其数字输入上的值偏移主DAC的输出。

在校准期间，确定并存储正确的数字代码，以补偿每个MSB电容器中的误差。此后，只要主DAC中的相应位为高电平，存储的代码就会提供给相应的校准DAC。这样可以补偿相关电容器中的误差。校准通常由用户启动或在上电时自动完成。为了降低噪声的影响，每个校准实验都要进行多次（MAX14中约为000，195个时钟周期），并对结果进行平均。当电源电压稳定时，最好进行校准。每当电源电压、温度、基准电压或时钟特性发生显著变化时，都应重新校准高分辨率ADC，因为这些参数会影响直流失调。如果线性是唯一的问题，则可以容忍这些参数的更大变化。由于校准数据以数字方式存储，因此无需频繁转换以保持准确性。

比较器

比较器的要求是速度和精度。比较器失调不会影响整体线性度，因为它在整体传输特性中显示为失调。此外，通常采用失调消除技术来减少比较器失调。然而，噪声是一个问题，比较器通常设计为折合到输入端的噪声小于1 LSB。此外，比较器需要在整个系统的精度范围内解析电压。它需要与整个系统一样准确。

SAR ADC 与其他 ADC 架构的比较

与流水线型ADC的比较

流水线ADC采用并联结构，其中每级同时处理1到几位（连续采样）。这种固有的并行性提高了吞吐量，但代价是功耗和延迟。在这种情况下，延迟定义为ADC采集模拟样本的时间与输出端提供数字数据的时间之差。例如，五级流水线ADC将至少有五个时钟周期的延迟，而SAR只有一个时钟周期的延迟。请注意，延迟定义仅适用于ADC的吞吐量，不适用于SAR的内部时钟，SAR的运行频率是吞吐量频率的许多倍。流水线ADC通常具有数字纠错逻辑，以降低每个流水线级中闪存ADC（即比较器）的精度要求。但是，SAR ADC要求比较器与整个系统一样精确。流水线ADC通常需要比等效SAR大得多的硅面积。与SAR一样，精度超过12位的流水线ADC通常需要某种形式的调整或校准。

与闪存 ADC 的比较

闪存ADC由一大组比较器组成，每个比较器由宽带、低增益前置放大器和一个锁存器组成。前置放大器必须仅提供增益，但不需要线性或精确。这意味着只有比较器的跳变点必须准确。因此，闪存ADC是目前最快的架构。

闪存ADC速度之间的主要权衡是SAR ADC的功耗显著降低，外形尺寸更小。虽然存在采样速率高达8.1Gsps的极快5位闪存ADC（或其折叠/插值变体）（例如MAX104、MAX106和MAX108），但要找到10位闪存ADC要困难得多。此外，12位（及以上）闪存ADC不是商业上可行的产品。这仅仅是因为闪存ADC中的比较器数量每增加一位分辨率，就会增加两倍。同时，每个比较器的精度必须提高一倍。然而，在SAR ADC中，更高的分辨率需要更精确的元件，但复杂性不会呈指数级增长。当然，SAR ADC无法达到闪存ADC的速度。

与Σ-Δ转换器的比较

数字音频应用中使用的传统过采样/Σ-Δ转换器的带宽有限，约为22kHz。最近，一些高带宽Σ-Δ转换器的带宽达到1MHz至2MHz，分辨率为12至16位。这些通常是非常高阶Σ-Δ调制器（例如，四阶或更高），集成了多位ADC和多位反馈DAC。与SAR ADC相比，Σ-Δ转换器具有先天优势：它们不需要特殊的调整或校准，甚至不需要达到4至16位的分辨率。由于它们的采样速率远高于有效带宽，因此它们也不需要在模拟输入端具有陡峭滚降的抗混叠滤波器。后端数字滤波器负责处理此问题。Σ-Δ转换器的过采样特性也倾向于“平均”模拟输入端的任何系统噪声。

Σ-Δ转换器以速度换取分辨率。为了产生一个最终采样，需要多次采样（至少16次，通常更多次），这就决定了Σ-Δ调制器中的内部模拟元件的运行速度要比最终数据速率快得多。数字抽取滤波器的设计也是一个挑战，并且消耗相当大的硅面积。最快的高分辨率Σ-Δ转换器预计在不久的将来不会具有明显高于几MHz的带宽。

结论

总之，SAR ADC的主要优点是低功耗、高分辨率和高精度以及小尺寸。由于这些优点，SAR ADC通常可以与其他更大的功能集成。SAR架构的主要限制是较低的采样速率，以及要求构建模块（DAC和比较器）与整个系统一样精确。

审核编辑：郭婷