用于测量、识别和消除高速串行通信链路上的时钟和数据抖动的拟议框架

随着新的和成功的串行数据标准从快速发展到非常快，设计人员必须在这些高速信号的模拟方面投入更多的时间。仅仅停留在数字领域与一和零已经不够了。为了找到并纠正导致潜在问题的条件，从而防止这些问题出现在现场，设计人员还必须检查其设计的参数化领域。信号完整性（SI）工程师必须减轻或消除时序抖动对系统性能的影响。以下讨论提供了一个简单实用的过程，用于表征1Gbps及以上的高速串行数据链路。

介绍

高速串行链路的表征取决于SI工程师发现、理解和解决严重抖动问题的能力。在本讨论中，我们假设 PHY（物理层）或 SerDes（串行器-解串器）设备的时钟和数据恢复 （CDR） 模块符合适用于该设备的标准。在串行通信系统中，CDR从数据流中恢复时钟信号。因此，一个关键操作是从串行数据流中提取数据，并将其与数据发送器时钟同步。

发射器总是对恢复的时钟产生一些抖动，但我们假设这种贡献很小。因此，为了简化起见，我们假设在恢复的时钟上看到的任何抖动都耦合到电缆中的链路（作为EMI）或PCB内的链路（作为串扰）。

“抖动传输”、“抖动容限”和“抖动产生”是重要的措施，但它们更适用于 PHY 和 SerDes 设备，而不是系统通道的测试。我们假设设计中使用的器件满足所有器件级一致性测试。因此，我们专注于整个系统，因为我们找到了一种在接收器上可靠地捕获串行数据的方法。我们关注的是系统通道表征，而不是器件表征。此类通道（图 1）由发射器 PHY、FR4（PCB 材料）、连接器、屏蔽电缆、连接器、FR4 和接收器 PHY 组成。

图1.通道阵容包括 FR4 （PCB 材料）、电缆和连接器以及更多 FR4。

嵌入式电信卡是用于收集本文中许多测量值的混合信号板，是“无线电单元”的一部分。无线电单元通过公共无线电接口 （CPRI） 连接到基站，这是基站和无线电单元之间通信的新标准。CPRI 中的一个物理层包括无线电数据（IQ 数据）以及管理、控制和同步信息。对于本文中描述的应用，CPRI 指定为在 1.2288Gbps 的串行链路上运行。然后对该串行链路进行表征和测量，以说明本文中描述的抖动测试。

抖动 — 了解其构成

实现高速串行通信接口规定的性能的最重要步骤包括了解抖动、查找其原因以及消除其某些影响。本文不是关于抖动本身主题的教程，但是如果不对抖动说一两个字，就很难谈论测试串行通信链路。因此，本节中的讨论是针对那些不熟悉该主题的人。

抖动定义为信号边沿与其理想位置在时间上的变化。更重要的是，抖动是数字信号的重要边沿与其理想位置在时间上的未对准（图2）。抖动也可以看作是数字信号的不需要的相位调制。SI工程师必须在一开始就了解一个基本前提：满足串行链路数据速率但同时不满足其抖动规格的接收器可能无法可靠运行。因此，抖动特性对于保证系统可接受的误码率（BER）至关重要。抖动会影响时序裕量和同步，同时导致一长串其他问题。

图2.对于单个脉冲，抖动可以定义为边沿时序的偏差。

抖动被视为输出转换与其理想位置的偏差，是串行链路时钟和数据信号的重要性能指标。抖动的不断增量增加最终会导致数据错误。请记住，在硬件系统上进行的任何时域测量都与用于采集它的采样信号一样好。

当今的串行通信系统选择在数据流中嵌入时钟信息，而不是在接收器上使用外部触发信号。因此，时钟必须从接收的比特流本身中恢复。此功能称为 CDR，如典型 SerDes 接收器的框图所示（图 3）。但是，如果输入信号的抖动或相位噪声超过一定量，则恢复的时钟无法与数据保持准确对齐。未对齐会导致各个数据点的时间放置不准确。

图3.此框图描述了一个通用的SerDes接收器。

为了最小化 BER，必须根据数据流正确计时此相移，因此串行通信标准现在更加重视高精度的抖动测量。抖动通常分为确定性抖动（DJ）或随机抖动（RJ）。由于每种类型的抖动的产生方式不同，因此它们被单独表征。

抖动的两个基本组成部分：DJ 和 RJ

随机抖动表示没有可识别模式的定时噪声。出于建模目的，假设 RJ 具有高斯概率分布（图 4）。通常由于自然力量，RJ是统计的和无限的。（它的特点是其标准偏差值，以RMS数量表示。因此，提供没有样本量的 RJ 规范没有多大意义。然而，除了测量系统中RJ的值外，大多数设计人员很少使用此参数。（找到RJ的原因是一项艰巨的任务，超出了本文的范围。

图4.高斯（正态）分布相对于最大值是对称的。

确定性抖动是由系统中的事件引起的;它表现为具有“有点”可识别模式的定时噪声。DJ 通常是可重复的、持久的和可预测的。此外，这通常是电路、布局和传输线等领域设计错误的结果。它通常是非高斯的，参考层不良导致的电源噪声也是如此。

确定性抖动进一步分为子分量：周期性抖动（图5中的PJ）;数据相关抖动（DDJ，也称为码间干扰或ISI）;占空比失真抖动（DCDJ）;以及任何其他不相关且与数据有界的时序抖动。PJ可能由其他信号的串扰和靠近串行数据信号的半导体开关引起）;通过电磁干扰（EMI）;以及其他不需要的调制。DCDJ是由数据中的不平衡转换（即上升和下降时间的差异）引起的，DDJ与数据流中的位序列抖动相关（也受通道频率响应的影响）。1

图5.对于PJ，时序偏差具有可预测的模式。

总抖动 （万亿焦耳）

正如您可能猜到的那样，TJ 由随机和确定性组件组成（图 6）。有几种估计TJ的技术。有些人通过将TJ解析为RJ和DJ组件，然后使用RJ组件前面的乘数将它们相加来找到TJ。其他方法通过外推时间间隔误差 （TIE） 测量的直方图来查找 TJ。TJ 通常是以皮秒或单位间隔 （UI） 的小数部分表示的峰峰值。例如，0.2UI 表示抖动是数据眼的 20%。

图6.如图所示，系统中的总抖动可以包括各种类型的（组件）。

因此，要预测系统的整体性能，您必须了解抖动的类型及其影响。由于抖动会导致时序误差，因此检定和鉴定系统中的所有抖动分量变得越来越重要。但是，在此之前，您必须确定抖动的来源。如前所述，这两种类型（随机和确定性）具有不同的来源。设计人员对现有嵌入式电路板系统中的 RJ 源几乎没有控制权，2但良好的设计实践将大大减少甚至消除DJ的来源。每个抖动分量都有特定原因，如表1所示。1

抖动类型	共同来源	根源
确定性	电磁干扰	PCB或系统中其他设备（例如开关电源）的传导辐射的不需要的辐射。
	串音	相邻导体之间的耦合产生的不需要的信号。
	思考	信号阵容上的阻抗不匹配（或不匹配）（从接收器的角度来看是ISI），由于短截差，端接不正确或缺失和/或物理介质中的不连续性。
随机	散粒噪声	电子和空穴在半导体中移动时产生的白噪声（即系统组件内的噪声）。
	闪烁噪声	1/f 噪声，主要在较低频率下。
	热噪声	自由电子和离子之间的能量转移产生的白噪声。它是由导体中电子的运动和碰撞产生的。

实现特性良好的高速串行链路的六个步骤

链路表征框架

此处介绍的链路表征框架有助于识别和测量时钟和数据抖动的来源。该技术取决于设计人员分离抖动源的能力，并专注于此测试框架揭示的问题区域。抖动测试通常需要观察通道上的重复测试模式。

要使用的数据模式很重要，因为反射和ISI都是依赖于数据的噪声源。本文中用于收集大部分绘图的测试模式包括混合频率重复 K28.5 序列（也称为逗号字符：K28.5 = 00111110101100000101）和伪随机位序列 （PRBS-23）。PRBS模式提供了在实际数据流量中可能观察到的不同位序列的良好分布。还提供用于抖动评估的其他一致性测试模式，包括抖动测试模式 （JTPAT）、一致性随机模式 （CRPAT） 和合规性 JTPAT （CJTPAT），仅举几例。

获得准确测量的关键在于为您的应用选择合适的测量设备（例如示波器和探头）。对于该框架的第 1 步（以及其余步骤），信号在通过 50Ω 传输线形成的通道传播后进行测量，该通道还包括电缆、连接器和 FR4 PCB。焊接到PCB走线，尽可能靠近接收器IC，具有高带宽和低容性负载的差分高性能探头。

第 1 步。量化随机和确定性抖动（RJ 和 DJ）

首先，观察信令电平。然后，收集链路测量值并将其与标准进行比较。（表 2 给出了与 XAUI 规范的测量示例，XAUI 规范是 PHY 输入特性的测量值。SI 工程师可以为测试系统所依据的标准创建类似的矩阵。

眼图是评估高速信号完整性的最重要测量工具之一。它叠加来自多个单位间隔 （UI） 的波形，使用实际时钟或重建的时钟作为时序参考。由于眼图可帮助您可视化波形的幅度行为和定时行为，因此它是抖动最有用的表示之一。图7显示了从XAUI通道获取的眼图测量结果。

图7.此眼图（XAUI 测量）显示在 PHY 设备的输入端。

使用示波器上加载的时序分析软件（例如，泰克的 TDSJIT3）。将示波器设置为“黄金PLL”后，SI工程师可以设置表2中所示的参数，并捕获信道流量的眼图。然后，可以针对所使用的特定标准完成表2所示的矩阵。（黄金PLL是一种滤除示波器触发抖动的方法，从而确保链路上实际存在测量的抖动幅度和直方图中表示的任何抖动。®3

输入特性	规范	测量
差分上升和下降时间（T射频)	?
DJ 耐受性	0.37用户界面
TJ公差	0.65用户界面
差分幅度（VP-P)	2.2VP-P（最大）

第 2 步。测量幅度噪声或电压误差直方图

此步骤测量幅度噪声，这可能会导致设计误差。我们正在查看幅度的概率密度函数 （PDF） 是否在 1 和 0 水平上都具有正态分布。（图 8 显示了 XAUI 链接的 PDF。直方图中以蓝色显示的随机振幅噪声（以红色圈出）可视为正态分布。SI工程师还可以将此图用作图形辅助，以确定是否存在其他信令问题，例如过冲和下冲。如果幅度噪声是一个问题（例如，如果幅度直方图是双峰的），那么我们的电路板上可能存在功率分配问题。

图8.电压噪声可以从眼图得出，如下所示。

第 3 步。比较眼图与“远端”面罩

步骤3允许您估计长数据序列中接收信号的抖动质量。许多抖动应用包都包括标准模板，其最小闭合尺寸允许您评估测量通道的质量。通过将眼图与接收掩码进行比较，您可以查看给定配置中的眼闭量。眼睛应该没有面罩（图9a和9b）。

（一）

（二）

图9.通过将XAUI远端遮罩应用于测量的眼图，您可以辨别坏情况（a）和好情况（b）。

在此阶段，测试人员还将眼图的上升沿与下降沿分开分析。在图 10 的示例中，可以清楚地观察到上升沿和下降沿在眼交叉点处未在中间对齐（双峰直方图在图中的中间顶部圈出）。该双峰直方图表示通道上存在周期间抖动或PJ。直方图也可以表示DCD或ISI抖动。

图 10.该数据眼在交叉口边缘显示双峰直方图。

设计人员通常将测试限制在TJ的测量上，因此只能查看代表TJ（DJ和RJ混合在一起）的直方图。但是，要了解抖动的根本原因并消除其贡献组件，必须分离和识别每个组件。由于眼图是一种通用工具，只能深入了解信号的幅度和定时行为，因此需要其他方法来分离抖动分量。

在下一步中，我们通过分析抖动直方图和浴缸图将TJ分成不同的组件。

第 4 步。单独的抖动类型和组件

为了防止抖动进入系统，必须能够分离RJ和DJ组件。步骤 4 中描述的技术可让您区分这些类型的抖动，并有助于调试和设计验证以及系统链路的表征。

现在，我们将分析在前面各节中收集的一些直方图。

直方图图 TJ直方
图是抖动分析的一个很好的初步。如上文抖动的两个基本组件：DJ 和 RJ 以及图 4 所述，出于建模目的，假设 RJ 具有高斯（正态）分布。这意味着它的概率密度函数由众所周知的钟形曲线描述。与我们的PRBS-23数据相关的TIE直方图如图11a和11b所示。请注意，TJ 直方图也可以是多模态的。

图 11.典型的抖动直方图几乎可以是高斯（a）和双峰（b）。

图11a的直方图不一定是理想的，但图11b的直方图肯定指出了设计不佳的问题。如图 10 所示，双峰直方图涉及中间未对齐的上升沿和下降沿。（一些系统性问题是“搞砸”直方图并使其非高斯图。双峰直方图通常表示大量的DJ。

当同时存在 DJ 和 RJ 分量时，抖动直方图通常会变宽，不再类似于高斯分布。在这种情况下，左右峰值之间的差异代表DJ，并且由比应有的交叉点高一点的交叉点产生。这种情况可能与给定周期内的串扰信号引起的DCD抖动有关。因此，对于设计师来说，分析直方图作为眼图的补充见解非常重要。

浴缸图 与直方图一样，浴缸图
提供了一种查看抖动并分析其时序的有效方法。通过将 BER 绘制为位间隔内采样位置的函数，浴缸图表示眼图与 BER 的关系（图 12）。（以预期的最大错误率为 10 的操作-12已成为许多系列标准中的事实要求。如图12所示，DJ形成了浴缸曲线几乎平坦的水平部分（金色区域），而斜率部分（蓝色区域）是由于RJ。您还可以看到以下等式适用：

抖动眼开 + TJ = 1UI

图 12.此浴缸图显示了 BER 与决策时间的关系。

测量抖动直方图和/或浴盆曲线是通知SI工程师系统中抖动的主要步骤。然而，这两种测量都没有揭示抖动分量的单个来源。在下一步中，我们尝试通过将DJ分成其组件来确定其根本原因。

第5步。诊断抖动的根本原因

我们现在分析频域抖动，揭示DJ分量（即PJ，ISI，DCD等）作为不同的单频杂散（线谱），可以很容易地可视化以确定其来源。这些频域视图可以包括相位噪声图、抖动频谱图或抖动趋势的快速傅里叶变换 （FFT）。

数据TIE图
的抖动频谱 有几种技术可用于测量单个波形上的抖动。一种技术检查TIE的频谱。TIE是数字数据转换与其理想（无抖动）位置的时序偏差。（请参阅上一节关于总抖动。简而言之，TIE 测量时钟的每个有源边沿与其理想位置相差的距离。TIE很重要，因为它显示了即使是少量抖动的累积效应3随着时间的推移。

我们现在回到正在表征的串行链路。图13显示了链路上TIE的抖动频谱图。在图中，杂散显示了通道在特定时间点的快照。马刺的编号为 F1、F2、F3 和 F4。第一个杂散位于F1 = 61.44MHz（恢复时钟的基频）。杂散 F2 和 F4 是 F1 的整数倍（谐波）。杂散F3的频率为153.18MHz，似乎不适合，因为板上没有具有此频率的时钟源。F3表示卡上两个或多个频率的互调。当高速信号穿过电源/接地层的分离时，也可以产生它。当高速信号通过分离参考平面时，电流返回路径中的不连续性会产生辐射。

图 13.该数据的TIE光谱揭示了PJ的四个显着杂散。

频谱分析 为了揭示抖动源，SI工程师必须对抖动频谱图进行频谱分析
，以确定每个抖动源的调制频率。频域图表现出独特的频率杂散。您可以使用以下方法隔离某些 DJ 组件：

隔离PJ
有时，串行数据通道会显示一个漂亮的直方图（高斯分布），但同一链路上的TIE频谱显示出一些杂散。这意味着一个小的PJ可以埋在RJ中，在TJ的直方图上不可见。因此，即使抖动数没有超出规格，也值得进行频谱分析以消除所有抖动源。

在图13的频谱图分析中，F3被视为不需要的调制的结果。正是这种类型的不需要的调制（例如由于EMI或串扰）通常会导致PJ。PJ的特征是它以固定的频率重复。这种不需要的调制也可能由交叉耦合引起，例如从电源模块耦合到数据或系统时钟的开关噪声。

隔离占空比失真（DCD）
DCD指出数字转换的上升和下降时间的差异以及前面提到的器件开关阈值的变化。DCD是由差分输入之间的电压偏移以及系统上升和下降时间的差异引起的。例如，图 9 中的上升沿和下降沿在中间未对齐。SI 工程师可以尝试通过使用高频模式（如 D21.5 （1010101010...））刺激系统来隔离 DCD。这种模式在显示DCD的同时消除ISI是有效的。

隔离 ISI
DDJ的一个常见来源是传输串行数据的信号路径的频率响应。ISI是DDJ的一种。它是在包括电缆和连接器的频道阵容中创建的;它受到FR4 PCB材料损耗的影响.由于ISI通常是发射器或信号路径带宽限制的结果，因此信号中有限的上升和下降时间会对数据位产生不同的幅度。3DDJ的另一个主要来源是由于总线端接不当而导致的通道阵容阻抗不匹配。终端阻抗不匹配的传输线引起的反射会导致传输信号的延迟和/或衰减。

第 6 步。优化发射预加重和接收均衡

众所周知，PCB上有损耗的FR4走线引起的衰减量取决于信号速度和传输介质的长度。简而言之，FR4 损耗在较高的开关频率下更为严重。预加重和均衡可以减轻信号衰减和衰减的影响，从而恢复原始信号。此链路优化步骤不仅适用于支持发射器预加重和接收器均衡的PHY器件设计，也适用于用于预加重和均衡的分立IC的分立IC，可用于补偿FR4材料引起的传输损耗。步骤 6 适用于包括调整 SerDes/PHY 器件的预加重和均衡电平的设计。因此，我们假定有关制度包括此类规定。

最佳预加重预加重
是一种信号改善技术，可在电缆远端（接收器处）打开眼图模式。通常，预加重通过增加某些频率相对于其他（通常较低）频率的幅度来提高传输信号质量。关键是要为设计找到最佳的预加重设置。

对于支持不同预加重级别的 SerDes 和 PHY 设备，SI 工程师可以逐步完成这些级别并选择具有最佳眼睛的级别或达到 BER 10 的级别-12或更好。此外，还提供预加重驱动器IC，如MAX3982，可通过手动调谐发射器相对于接收器的眼开度和ISI抖动来优化性能。

与嵌入在SerDes/PHY器件中的分立式预加重IC相比，使用分立式预加重IC略有优势：测试仪可以使用示波器捕获接收器输入端的眼图，并快速看到信号质量的改善。简单来说，眼睛越宽，质量越好。因此，SI 工程师应该使用最少的预强调来寻找最佳的眼睛开度。规则是：不要过分强调。最佳设置应可改善通道的整体抖动性能。

最佳均衡 除了添加预加重之外，您还可以通过优化接收器的均衡
设置来最小化ISI的影响。均衡器消除和/或克服在PCB和电缆上行进时对波形引入的高频衰减的影响。接收器的均衡器补偿接收到的信号，以补偿PCB材料中的介电和蒙皮损耗，以及电缆中的高频损耗。

在实际和实验意义上，当该功能嵌入SerDes或PHY器件时，很难评估接收均衡的效果。外部接收器均衡器IC如MAX3784可以提供一种在示波器上快速观察接收器均衡结果的方法（与SerDes的误码率测试相反）。图14所示为3784Gbps信号速率均衡前后MAX5均衡器的输入眼图。这些测量是在 FR40 PCB 材料上的 6 英寸、4 密耳走线（带状线）上进行的。

图 14.均衡器输入端的眼图（a）显示了均衡（b）后的改善。

链路性能
虽然发射器的预加重有助于减轻数据中相邻符号造成的干扰，但接收器的均衡也有助于实现类似的结果，如图14所示。预加重和均衡是当今减少或克服串行传输介质中传输损耗的主要技术。

一个重要的问题仍然存在：多少预加重和/或均衡才足够？答案取决于应用和频道阵容。盲目地将系统设置为过多的预加重或均衡可能会对系统产生负面影响。SI 工程师必须进行信号质量测量，以确定给定应用的适当预加重和均衡量。Maxim拥有丰富的预加重和均衡器IC产品组合，适用于电路板和电缆应用。器件覆盖1Gbps （MAX3803）至12.5Gbps （MAX3804）的范围。有关更多信息，请参阅图 15 和 www.analog.com。

图 15.选择预加重/均衡器IC的指南显示为电路板和电缆的数据速率和信号路径长度的函数。

结论

如果您今天设计一个高速数字系统，那么您很可能会满足抖动规格或抖动预算。了解抖动及其原因可以创建高性能系统。将TJ精确分离为RJ和DJ，将DJ精确分离到其子组件（PJ，DCD，ISI）中，对于符合串行标准至关重要。了解抖动的复杂性对于提供诊断信息以改进设计也很重要。

设计师必须确保他们的设计出于竞争优势的原因而工作，但他们也必须知道他们的设计停止工作的点。通过识别抖动及其来源，本文提出的链路表征框架（见图16）应有助于提高系统性能。

图 16.拟议的测量、识别和消除时钟和数据抖动框架包括六个步骤。

审核编辑：郭婷