0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Aurora IP建立仿真及测试

FPGA之家 来源:FPGA之家 2023-03-30 09:28 次阅读

由于项目需要,小编使用Aurora核对数据进行光纤传输,这篇文章主要介绍如何生成Aurora核、仿真上板测试。

一、Aurora IP建立

第一步

80d7b1e6-ce97-11ed-bfe3-dac502259ad0.jpg

1》lane Width:用户数据接口 4(32bit) 2(16bit)

2》Line Rate:3Gbps 假设图像数据为1280x1024 @60 RGB(24bit),那么 1280 pixels/row x 1024 rows x 8bits/element gray scale x 3 elements/pixel x60 Hz refresh x 1.25 8b/10b x 1.05 (typical FC-AV protocol overhead) is approximately equal to 2.5 Gbps.

3》GT Refclk:200(此处查看板子原理图即可)

4》INIT clk:100MHz

5》DRP clk:100MHz

上述两个时钟在参考范围内设置相同即可,本页其他选项如图设置即可 。

第二步

80fefa08-ce97-11ed-bfe3-dac502259ad0.jpg

选择高速串行通道的位置,默认即可 。

第三步

811bf61c-ce97-11ed-bfe3-dac502259ad0.jpg

默认即可。

二、仿真测试

在Vivado软件中,我们生成好IP后可以可以打开带有例子的工程,进行仿真查看LANE_UP和CHANNEL_UP信号拉高后,即可认为光纤通道初始化成功,在对其数据接口进行查看,官方给的例程主要分为三大块,数据产生模块、光纤传输模块、数据检查模块 。

三、上板测试(光纤初始化)

我们需要对INIT_CLK_P、INIT_CLK_N、DRP_CLK、GT_RESET_IN、RESET四个信号进行修改。

第一步

INIT_CLK_P、INIT_CLK_N:我们利用板子的单端输入时钟27M进行pll倍频出的100M提供给INIT_CLK_IN。

将aurora_8b10b_0_exdes文件做如下修改

813152d2-ce97-11ed-bfe3-dac502259ad0.jpg

将aurora_8b10b_0_support文件做如下修改

814cfdc0-ce97-11ed-bfe3-dac502259ad0.jpg

将aurora_8b10b_0_CLOCK_MODULE文件做如下修改

8173af24-ce97-11ed-bfe3-dac502259ad0.jpg

第二步

DRP_CLK:将倍频出的100M时钟输入给DRP_CLK即可。

第三步

GT_RESET_IN、RESET:如果板子上有硬复位(低有效),对其取反赋给其即可,在顶层aurora_8b10b_0_exdes中修改。

assign RESET = ~sys_rst_n;

assign GT_RESET_IN = ~sys_rst_n;

第四步

如果我们板子上有指示灯,我们可以通过指示灯来查看是否初始化成功。在顶层aurora_8b10b_0_exdes中修改。

assign CHANNEL_UP_led = ~CHANNEL_UP;

assign LANE_UP_led = ~LANE_UP;

我们的指示灯是低电平亮,所以对其取反,上板烧写例程代码后可以看到两个指示灯点亮,我们就可以认为此时光纤核初始化成功。

学会使用Aurora核之后,那么我们就需要利用相关协议进行传输,小编在本次项目中使用ARINC818协议

对数据进行封装,然后过光纤进行传输,最后回传到sdi芯片进行显示,开发者可根据项目需要选择协议对数据进行传输。

审核编辑 :李倩

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 仿真
    +关注

    关注

    50

    文章

    4031

    浏览量

    133370
  • 光纤通道
    +关注

    关注

    0

    文章

    222

    浏览量

    14097
收藏 人收藏

    评论

    相关推荐

    RF Data Converter IP设计仿真测试激励文件原理

    这次我们将演示 RF Data Converter IP 设计仿真测试激励文件示例。 本篇博文旨在演示其构建方式及其用于实践 IP 的机制。我觉得这部分内容值得讲一讲,因为只要您能够充
    的头像 发表于 11-12 16:41 3695次阅读
    RF Data Converter <b class='flag-5'>IP</b>设计<b class='flag-5'>仿真</b><b class='flag-5'>测试</b>激励文件原理

    【米尔-Xilinx XC7A100T FPGA开发板试用】+04.SFP之Aurora测试(zmj)

    ,点击“Open IP Example Design...”可以生成Example工程。 工程如下图所示,gt_aurora_GT_FRAME_GEN 模块产生要发送的测试帧数
    发表于 11-14 21:29

    如何仿真IP核(建立modelsim仿真库完整解析)

    如何仿真IP核(建立modelsim仿真库完整解析)
    发表于 08-15 13:16

    Aurora 8b/10b IP核问题

    小弟最近在调用Aurora 8b/10b IP模块时,在用modelsim功能仿真时,一切正常。 但是直接使用了例化后的example,并将Tx和Rx形成了回路下到FPGA板子上
    发表于 03-09 10:58

    GTY 100G Aurora IP的一些问题

    Vivado:2016.4FPGA:xcvu190Hello,我在两个xcvu190平台之间遇到Aurora 64B66B IP(v11.1)的一些问题。使用x4 GTY通道将IP配置为全双工,成帧
    发表于 09-28 11:29

    Aurora IP 8b10b如何生成bitfile?

    我开发了一个应用程序,包括Userapp,Aurora IP 8b10b v8.3,两个FIFO(Tx和Rx)和sram模块。我使用ISim模拟了总应用程序。我得到了所需的结果。现在,我的疑问
    发表于 03-30 08:49

    用于26Km光缆的Aurora IP v11.0通道上行/上行故障的解决办法?

    大家好,Vivado版本:15.2FPGA:Artix 7 xc7a50tAurora 8b / 10b IP v11.0(Rev 1) - 使用VHDL创建车道:1我最近一直面临着Aurora
    发表于 08-06 09:34

    如何使用Aurora 8B / 10B建立仅传输?

    你好,我正在尝试使用Aurora 8B / 10B建立仅传输(流媒体)。现在使用Vivado 2014.4进行模拟阶段。我知道GTXE2_COMMON原语需要在设计中使用以包含一个QUAD PLL
    发表于 08-14 08:49

    怎么禁用Aurora IP Core 8B / 10B中的时钟补偿功能?

    大家好,我使用的是Vivado 2016.4和Virtex 7 XC7VX485T FPGA。我需要知道是否有一个选项可以禁用Aurora IP Core 8B / 10B中的时钟补偿功能。我可以看到IP核心文件,但它们都是只读
    发表于 08-18 09:43

    40Gbs交换IP软核验证和测试

    研究40Gb/s 交换IP 软核的验证和测试方法。通过建立SDH 芯片验证平台和SDH 芯片测试平台, 实现IP 软核的功能
    发表于 11-27 14:30 6次下载

    一种新的IP仿真测试平台的实现

    针对传统的IP 测试方法存在的问题和缺陷,本文提出了个人PCI 机进行联机测试IP 验证方法。该方法将IP
    发表于 12-14 11:34 3次下载

    Aurora OS是个什么来头?

    Aurora系统被关注,源于2019年6月,国外媒体注意到华为在自家产品测试Aurora系统的消息。在国外媒体更早关于该系统的报道中,他们发现开发Auroa系统的公司早在2015年就被俄罗斯巨商收入麾下。
    的头像 发表于 08-29 14:37 4571次阅读

    Xilinx平台Aurora IP介绍(三)Aurora配置及接口

    开门见山的说,跟DDR/PCIE/GTX这种复杂的IP相比,Aurora配置那是相当的简单。走着。
    的头像 发表于 02-19 18:52 8443次阅读
    Xilinx平台<b class='flag-5'>Aurora</b> <b class='flag-5'>IP</b>介绍(三)<b class='flag-5'>Aurora</b>配置及接口

    Xilinx平台Aurora IP介绍(一)Aurora基础知识

    Aurora 是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口,让专有协议或业界标准协议上层能方便地使用高速收发器。虽然使用的逻辑资源非常少,但 Aurora
    的头像 发表于 02-19 18:21 7004次阅读
    Xilinx平台<b class='flag-5'>Aurora</b> <b class='flag-5'>IP</b>介绍(一)<b class='flag-5'>Aurora</b>基础知识

    IP仿真的实体或块级别是如何完成的

    。这里参照的模型主要用于对系统功能进行验证以及和RTL模型的对照验证,该模型主要用Verilog HDL等语言来构造。测试平台的建立与子模块设计并行,搭建验证环境和开发测试用例,并针对IP
    的头像 发表于 06-13 15:54 1158次阅读