引言
到 2030 年,半导体在更多市场的大规模扩散以及这些市场中的更多应用预计将推动该行业的价值超过1万亿美元。但在接下来的17年里,半导体的影响力将远远超出这个数字,从而改变人们的工作方式,他们如何沟通,以及他们如何衡量和监控他们的健康和福祉。芯片将成为使能引擎,需要对新技术、材料和制造工艺进行大量投资,从领先节点到可以以新方式利用的成熟工艺。
但是如何继续构建它们将需要对每个制造和包装过程进行实质性改变。总的来说,这些创新分为四个不同的领域:(1)使图案化更具成本效益;(2)通过新材料和混合键合实现更快的互连;(3)在运行测试晶圆之前更好地建模以模拟流程和系统,以及为更小、更便宜、更快的电子产品有效集成不同的芯片功能。
为了将异构小芯片集成到一个通用封装中,我们确保从材料选择到设计到设备架构、集成和封装的一切都针对最终终端应用进行了优化——我们称之为全堆栈方法。但最显着的转变是由于先进封装方法作为设备性能的主要驱动力而发生的。尽管这种趋势在几十年前随着 TSV和倒装芯片封装的突破而开始,但多小芯片封装正开始从高端应用转向更主流的应用。(江苏英思特半导体科技有限公司)
材料变化
在台积电、三星和英特尔继续追求3nm、2nm和1.x nm 技术节点的同时,主流晶圆厂和装配线的晶体管和封装级别将发生几项技术转变,并结合新的材料、工艺和数据分析以满足所有路线图。组装和测试平台的关键驱动力是消费和移动产品的射频前端模块、电动汽车的功率包和光学器件的联合封装,因为数据服务器的功率预算,共同封装的光学器件将光学引擎和ASIC开关之间的电气接口长度减少到只有几毫米。此外,这解决了减少能源的需求,并减少了与从电信号中提取时钟和数据相关的延迟。(江苏英思特半导体科技有限公司)
__光刻 __
光刻单元及其支持的光刻胶轨道和计量工具基础设施是工厂的焦点。一旦晶圆被图案化,它们就会进入下一步(沉积、蚀刻、离子注入等),但随后返回光刻以对下一个掩模级进行图案化,这个过程会重复,直到晶圆离开晶圆厂。
使用极紫外(EUV) 扫描仪进行图案化才刚刚开始投入生产。光刻的成本变得更加天文数字,因此每个人都必须变得更有创意。关键故障模式之一是随机缺陷。人们经常谈论的随机指标正变得越来越成为产量驱动因素,因此您必须在按层、按客户或两者的过程目标方面做好其他一切。对于客户和供应商而言,流程集成都更具挑战性,因为要拥有一种实际上可以在该特定层提供绝对最佳结果的产品。一旦 EUV 功能启动并运行,它将采用双重图案化和四重图案化方法,以将特征分辨率进一步扩展到 20nm 以下。之后是高 NA EUV,在 2025 年到 2027 年的某个时间段内,数值孔径从 0.33 跃升至 0.55。
图 1:路线图上的里程碑包括 2024 年的纳米片晶体管和 2032 年的 CFET。金属间距可能以 12-16 纳米为基准。
器件趋势
制造方法和技术的持续进步对于实现和进一步扩展下一代环栅 (GAA) 晶体管、DRAM 架构和如今包含 200 多个层的 3D NAND 器件至关重要。
虽然逻辑推动了最先进的晶体管结构,但3D NAND是许多蚀刻和填充工艺的技术驱动力。在这些蚀刻应用中可以发现半导体行业中一些最深刻的挑战,而缩放意味着它们将变得更加困难。在生产中,这意味着将特征蚀刻到数微米的深度,同时在数十亿个这些特征上完美匹配晶圆上的结果,关键的蚀刻能力需要先进的均匀性和蚀刻轮廓控制,这由公司的数据智能平台管理。蚀刻机可以自适应以最大限度地减少工艺变化并最大限度地提高晶圆产量。
3D Imec 路线图中的晶体管
要求实现环栅 FET(纳米片晶体管)在 2024 年问世,随后是叉片FET在2028年问世,CFET可能在 2032 年问世(见图1)。当然,通道体厚度现在是水平的而不是垂直的,所以通道宽度可以通过光刻来调整。这有利于设计,意味着当我们蚀刻鳍片来制作纳米片时,它们实际上可以具有比具有相似有效通道宽度的(多鳍片)finFET更低的纵横比。即使我们仍然需要垂直鳍状蚀刻,蚀刻也不再产生主体厚度,因此不会产生阈值电压变化。虽然这是一个进化步骤,但它并非微不足道。
我们可以继续在与用于finFET的工艺流程非常相似的工艺流程中使用自对准源极/漏极和栅极触点,尽管硬掩模和覆盖层可能需要变得更加坚固以适应额外的蚀刻需要内垫片和其他工艺,纳米片结构还需要一些新的工艺模块,包括通道释放、内部间隔蚀刻和形成、底部隔离,以及更具挑战性的源/漏和通道选择性外延生长。一旦形成晶体管结构,以低电阻为重点的接触金属必须连接到较小的源极和漏极表面,需要控制源极和漏极硅化物的体积,同时降低肖特基势垒高度,以进一步降低接触电阻。(江苏英思特半导体科技有限公司)
江苏英思特半导体科技有限公司主要从事湿法制程设备,晶圆清洁设备,RCA清洗机,KOH腐殖清洗机等设备的设计、生产和维护。
审核编辑:汤梓红
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