越来越重要的SerDes

如今，PCI Express、HDMI 和 USB 等链接无处不在。但是在20年前不是这样的。

在过去的 20 年里，串行链路应用的数量呈爆炸式增长。本文试图解释为什么串行链路（以及支持它们的 SerDes）变得如此流行。它将尝试解释使串行链路无处不在的一些底层技术，以及为什么 20 年过去了情况并非如此。

在本文中，将展示一些笔者所研究过的SerDes 的示例，并使用这些示例来帮助解释设计和技术社区在过去二十年中取得的进步（图 1 ）。

图1：SerDes在过去20年的转变

起源与演变

SerDes 具有通过光纤和同轴链路进行通信的背景。原因很明显，因为串行发送字节而不是并行发送字节限制了电缆的数量！对于一根或几根电缆，最大化电缆的吞吐量是最重要的。SerDes 面积和功率是次要考虑因素。

在 20 世纪 80 年代中期，串行链路的数据速率在很大程度上是由电信要求 (SONET) 驱动的。在此期间，按照今天的标准（51.84 Mb/s、155.52Mb/s），对 OC-1 和 OC-3 的要求并不高。OC-24 需要高于 1 Gb/s (1244.16 Mb/s) 的线路速率，这在 1990 年左右得到了双极（bipolar ）和砷化镓 (GaAs) 工艺中最先进电路的支持。

到了1990 年代后期，恰逢 SerDes 历史上的一个重要时刻：OC-24 (2488.32 Mb/s) 可用，人们计划以大约 10Gb/s 的速度使用 OC-192。几年后（2000 年代初），通过 10 Gb/s 线路速率的 10 Gb 以太网成为现实（与 XAUI 相反，其中四个通道用于 10 Gb/s 聚合）。

另一个重要的发展开始了——SerDes 越来越多地用于 PCB 和背板上的“芯片到芯片”通信，以取代并行链路。这一发展将使 SerDes 从一个重要的长距离通信电路变成一个关键的 SoC 组件。也许最重要的例子是 PCIe，它于 2002 年左右以 2.5Gbps 的速度推出，并在 2000 年代中期流行起来。

各种串行数据标准的推出和 SerDes 的研究状况如图 1所示。他们包括：

光传输：OC-192、OC-768、SONET

PC内部：PCIe 1-5

存储：光纤通道、SATA、SAS

串行总线：USB、Thunderbolt

视频显示：DisplayPort、HDMI

网络：SGMII、1-Gb 以太网、10-Gb 以太网、25/100-Gb 以太网

正如预期的那样，线路速率一直在以指数速度增长。跨类别可以看到相同的效果，光传输领先于其他类别。该图仅包含 NRZ (PAM2) 标准。PAM4 标准正在以大约 50 Gb/s 的线路速率出现。

为了解支持 SerDes 发展的电路级创新，我使用 IEEE 的 Xplore 数字图书馆查询了截止到2020年的国际固态电路会议 (ISSCC) 出版物，生成了涵盖“时钟和数据恢复”和“SerDes”的 ISSCC 出版物列表。然后将数据集分解为：

工艺类型：CMOS与非CMOS（双极、biCMOS、HBT等）

工艺尺寸：65 nm、4 0 nm、7 nm等

信令：PAM2、PAM4

机构出版：工业、学术

使用该数据集，根据出版年份绘制线率（图 2）。据估计，这些电路的设计大约比出版提前了一年。然而，这些出版物的工业应用可能落后于该出版物数年。

图2：线率是根据出版年份绘制

该图显示双极、biCMOS 和 HBT 技术在 2005 年之前被广泛发布，但在 2005 年之后很少发布。这些 2005 年之前的出版物描述了驱动光网络应用的技术，其中线路速率和功率/形状因数/整合是次要的考虑因素。

对于 PC、存储、视频显示和网络等容量大得多的 SerDes 应用，关键不仅仅是线路速率。重要的因素变成了成本、功耗、外形尺寸以及与大型数字内核的集成。

图3中的图表是通过统计ISSCC在 NRZ/PAM2 与 PAM4 信号方面的数据而排列。需要注意的一件事是，高于 28 Gb/s 线路比率的出版物趋向于 PAM4，而低于 28 Gb/s 的出版物几乎没有 PAM4。这与串行数据标准的预期未来方向非常吻合。

图3：此图是根据ISSCC的数据生成，涵盖NRZ/PAM2与PAM4信令等

图4显示了线路速率与所用 CMOS 工艺尺寸的关系。可以看出 CMOS 工艺尺寸和线路速率之间的相关性。例如，在 90 nm 以下，大多数出版物都大于 10 Gb/s。此外，由于需要超越 NRZ/PAM2 SerDes 的高集成度（ADC、DSP）以及 CMOS 技术的高带宽要求，因此 PAM4 系统在 28 nm 以上并不普遍开发或发布。

图4：线路比率与CMOS尺寸的关系

在这些学术机构的出版物中明显缺乏 PAM4 的相关文章。这部分归因于我们使用的搜索条件。不过我们必须强调，有与 PAM4 组件相关的论文，但很少有学术界完成完整的 PAM4 收发器。对此的一种可能解释是 PAM4 系统（ADC、DAC、DSP、PLL、CDR 等）非常复杂。另一种可能的解释是 7 nm 和 14/16 nm 等先进 CMOS 工艺尺寸的成本和获取成本。

结合串行链路出版物和串行数据速率标准的数据集，得出图 5中的曲线图。可以看出，ISSCC 的高级 CMOS 电路设计出版物在从网络到显示器的大容量串行数据标准方面领先了数年。PAM2 CMOS 研究使 PCIe1 到 PCIe5（32 Gb/s）、28-Gb/s 以太网线路速率等成为可能。

图5，将串行链路出版物的数据集和串行数据速率标准组合起来创建的图片

SerDes的优点

一、引脚数和通道优势

SerDes 最明显的优点是减少了引脚数和电缆/通道数。对于早期的 SerDes，这意味着可以通过同轴电缆或光纤发送数据字节。

对于现代 SerDes，另一个优势是能够通过一对差分信号引脚而不是 8、16、32 或 N 个数据引脚和一个时钟引脚发送数据字节。由于更小的封装和更密集的 PCB，序列化的这一方面可以节省成本。具体的优势取决于裸片成本、封装成本、PCB 成本、PCB 拥塞和其他因素。

二、距离优势

在过去的十年中，SerDes 跨 PCB 和背板进行远距离传输的能力帮助它们进入了许多新的领域。

从基本的微波设计中，我们知道当飞行时间小于上升/下降时间时，传输线看起来像一个“集总元件”。对于带有 GPIO 的并行接口，上升/下降时间通常不少于几纳秒。这将典型 PCB 上并行未端接口可以运行的距离设置为约 30 厘米。终止并行总线会增加覆盖范围；但与此同时，它会增加大量功率并使功率效率急剧下降（图 6）。

图6：虽然端接并行总线增加了覆盖范围，但电源效率急剧下降

SerDes 接口通常通过两端（TX、RX）端接的受控阻抗传输线进行传输。这允许比特被快速传输而不用担心反射。当然，要快速试下串行传输，会涉及很多额外的复杂性——例如串行器、解串器、TX PLL、RX CDR、前馈均衡、接收均衡等。

三、功耗优势

直到近年，SerDes 才拥有好于串行数据总线的功率优势。理想的并行总线消耗的功率是用于对 TX 和 RX 电容以及走线电容进行充电和放电的功率。当考虑 10、20 或 100 厘米的距离时，走线电容（trace capacitance）在 FR4 上可能很重要。

根据第一法则（ first principles），我们知道 LVCMOS 链路的功率是 ~C*V^2*f。在数据的情况下，频率是总比特率乘以转换密度的二分之一。转换的总数和功率与一阶所需的通道数无关——通道越多，每条通道的转换越少。对于 1-Gb/s 链路，10 cm 到 1 m 可能需要 8-16 条通道。对于 10-Gb/s 链路，1 m 可能需要非常不切实际的 120 条通道！

图 7显示了不同电压的并行 LVCMOS 链路的功率与 SerDes 从 1990 年代到现在消耗的功率。可以看出，现代 SerDes 具有更长距离的功率优势，但功率优势尚不明确。

图7，将不同电压的并联LVCMOS链路的功率与1990年代和今天的SerDes消耗的功率进行对比

SerDes 真正在功率方面大放异彩的地方是在更高数据速率的时候。图 8显示了不同电压的并行 LVCMOS 链路的功率与 2010 年代中后期各种生产的 28 纳米 SerDes 消耗的功率的关系。可以看出，现代 SerDes 几乎在所有距离上都保持着功率优势。对于功率优化的 SerDes，功率优势在所有距离上都非常明显。

图8，不同电压的并联LVCMOS链路的功率与2010年代中后期各种28纳米SerDes的功耗比较

随着工艺技术的进步，SerDes 的功率优势当然会继续增长。

SerDes 挑战

如上一节所述，SerDes 在功耗、引脚数和范围方面具有引人注目的优势。SerDes 的缺点是与 SerDes 相关的复杂性和成本。

一、复杂

至少，对于低数据速率，需要良好的 TX PLL、RX CDR、TX 驱动器和 RX 前端。其中每一个都是复杂的模拟子系统。设计这些块和整个 SerDes 系统需要一个熟练的模拟/混合信号设计人员团队来完成。这些模块（连同复杂的数字控制）包括：

1、良好的 TX PLL：需要此模块从典型的 25 至 100 MHz 参考时钟产生典型的数千兆赫兹时钟，并具有非常低（~1 ps 或更好）的长期抖动。

2、良好的 RX CDR：此块是一个复杂的控制环路，用于追踪输入数据的平均相位，尽管链路上存在任何噪声、失真或串扰。这通常使用复杂的相位旋转器或 CDR 驱动的 PLL 来完成。

3、TX 线路驱动器：此模块将串行化数据转换为典型的 50 Ω 差分信号，通常带有前导（precursor）和后光标（post-cursor）强调。

4、RX 均衡器：此块尝试使用连续时间均衡器或 DFE 或两者来均衡高速通道效果。通常需要自动增益控制 (AGC) 电路来促进均衡。RX 均衡器通常包括作为状态机逻辑或软件的自动校准例程。

5、高速串行器和解串器逻辑

上面列出的所有模块都需要经验丰富的设计团队花费大量的设计时间（。随着数据速率的提高 (Gb/s) 和对效率的要求提高 (pJ/bit)，这会增加 SerDes 的复杂性和成本。随着可靠性要求的提高，必须运行和分析越来越多的老化和电迁移仿真，进一步推高了成本。

幸运的是，SerDes 已作为 IP 块得到广泛应用。因此，系统公司可以从领先的 IP 设计提供商那里获得经过验证的设计许可。通过这种方式，复杂性由专门的设计团队处理，研发成本可以跨多个芯片、项目甚至行业分担，有助于降低成本。

二、费用

SerDes 的主要费用来自设计（许多芯片设计师花了很多年）和验证，但芯片面积和 PCB 面积等次要考虑因素也很重要。

PMA 级别的 SerDes 验证通常由设计团队或设计团队的子集处理。在系统级别，验证可能非常复杂，尤其是对于 PCIe 等标准。

对于复杂的串行标准，需要测试平台（System Verilog 中的典型）从物理层（包括 PMA 和 PCS）、数据链路层、事务层和设备级别验证系统。涵盖这些级别的验证通常检查协议、模式、协商、错误注入和恢复等。验证通常也需要许多人月，并且通常涉及第三方验证 IP (VIP)。

在裸片上，SerDes 可能比并行接口更便宜或更昂贵。根据工艺节点的不同，SerDes 每条通道可能消耗大约 0.15 至 0.5 mm 2。并行接口可以比这小得多，但需要更多的 I/O。因此，根据芯片是 I/O 受限还是引脚受限，SerDes 可能会导致比并行接口更多或更少的裸片成本。

在封装和 PCB 级别，SerDes 允许减少引脚和走线数量。因此，它们应该会导致更小、成本更低的封装和 PCB 设计。然而，由于高速受控阻抗（例如 50 Ω）迹线的复杂性，使用 SerDes 的封装和 PCB 的设计可能更加困难，因此比使用较慢的并行接口的 PCB 更昂贵。

写在最后：SerDes缘何成为关键 IP？

我们已经看到，接口 IP 类别在过去 20 年中的增长率令人难以置信，我们预计该类别至少在未来 10 年内会产生持续的高 IP 收入来源。但是如果我们深入研究各种成功的协议，如 PCI Express、以太网或 USB，我们可以发现物理 (PHY) 部分的一个共同功能，即串行器/解串器 (SerDes) 功能。

1998 年，电信应用中使用的高级互连基于 622 MHz LVDS I/O。电信芯片制造商正在构建集成 256 个以 622 MHz 运行的 LVDS I/O 的巨大芯片，以支持网络结构。今天，先进的 PAM4 SerDes 以 112 Gbps 的速度运行；通过单一连接支持 100G 以太网。二十年来，SerDes 技术效率跃升了 180 倍！

如果我们与 CPU 技术进行快速比较。1998年Intel发布了Pentium II Dixon处理器，频率为300 MHz。2018 年，英特尔酷睿 i3 以 4 GHz 运行。在 20 年的时间里，CPU 频率增长了 15 倍。最为对比，如上所述， SerDes 速度增长了 180 倍。

SerDes 现在不仅用于电信，还用于连接芯片和系统的更多应用。2000 年代末，智能手机集成了 USB3、SATA 和 HDMI 接口，而电信和 PC/服务器则集成了 PCIe 和以太网。这些趋势导致接口 IP 市场成为一个规模庞大的 IP 类别，当时增长超过 2 亿美元。与四五倍大的 CPU 类别相比，它很小。但是，自 2010 年以来，接口类别同比至少增长了 15%。与所有其他半导体 IP 类别（如 CPU、GPU、DSP、库等）相比，它是增长最快的类别。原因与每年增长的连接设备数量直接相关，每个设备交换更多数据（更多电影和图片等等），而连接是通信链的开始。

在 2010 年的那个十年间，全球社区几乎完全连接在一起。随着连接速率和数据中心数量在过去十年中迅速增加，以太网成为这种连接的支柱。如果我们使用 SerDes 速率作为指标，2010 年为 10 Gbps，2013 年为 28 Gbps，2016 年为 56 Gbps（允许分别支持 10G、25G 和 50G 以太网）和 2019 年为 112 Gbps。

然后，在 2017 年，机器学习和神经网络等新兴数据密集型计算应用开始出现爆炸式高速连接需求，增加了对高带宽连接不断增长的需求。同时，由于 CMOS 技术向高级 FinFET 的发展，模拟混合信号架构从一开始就成为 SerDes 设计的标准，变得极难管理并且对工艺、电压和温度变化更加敏感. 在现代FinFET纳米 技术中，考虑到晶体管的微小尺寸，构建晶体管涉及堆叠单个电子。因此，构建能够承受压力环境变化的精密模拟电路极其困难。

但 7nm 等先进技术的积极意义在于，您可以按平方毫米集成数量惊人的晶体管（密度为每平方毫米 1 亿个晶体管），因此现在可以利用数字信号处理开发新的基于数字的架构(DSP) 来完成物理层的绝大部分工作。与过去模拟混合信号方法使用的不归零（NRZ 或 PAM2）相比，基于 DSP 的架构支持使用更高阶的脉冲幅度调制 (PAM) 调制方案。PAM 4 使通道的数据吞吐量翻倍，而无需增加通道本身的带宽。

例如，具有 28 GHz 带宽的信道使用 NRZ 信令可以支持最大 56 Gbps 的数据吞吐量。通过使用 PAM-4 DSP 技术，这个相同的 28 GHz 带宽通道现在可以支持 112 Gbps 的数据速率！当您考虑到模拟 SerDes 架构由于物理原因限制在最大 56 Gbps 的速率（可能更少...... .PAM-6 或 PAM-8）。

使用基于 DSP 的 SerDes 不仅是在 FinFET 技术中构建稳健接口所必需的，而且也是将数据速率加倍以达到 56 Gbps 以上的唯一方法，例如。使用 PAM-4 时为 112 Gbps，使用 PAM-8 时为 200 Gbps。

从市场的发展看来，Chiplet正在汹涌而至，从今年下半年开始，大多数先进的 SoC 也将采用 3nm 设计。这将使像 SerDes 这样的高端 IP 的集成风险太大，导致将此功能外化到在更成熟的节点（如 7 或 5nm）中设计的Chiplet中。如果接口 IP 供应商将成为这场革命的主要参与者，那么解决台积电和三星等最先进节点并制造主要 SoC 的硅晶圆代工厂将发挥关键作用。

我们不认为他们会设计小芯片，但他们可以决定支持 IP 供应商并推动他们设计小芯片以与 3nm SoC 一起使用，就像他们今天在支持高级 IP 供应商将其高端 SerDes 作为 7nm 和 5nm 硬 IP 进行营销时所做的那样。

毫无疑问，SerDes未来拥有很多的机会。

审核编辑 ：李倩