0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

如何解决锁相环无法锁定

星星科技指导员 来源:TI 作者:TI 2023-04-12 09:41 次阅读

在尝试将锁相环(PLL)锁定时,你是否碰到过麻烦?草率的判断会延长调试过程,调试过程变得更加单调乏味。根据以下验证通行与建立锁定的程序,调试过程可以变得非常简单。

第1步:验证通信

第一步是验证PLL响应编程的能力。如果PLL没有锁定,无法读回,则尝试发送需要最小量硬件命令工作的软件命令。一种方法是通过软件(而非引脚)调节PLL的通电断电寻找引脚的可预测电流变化或偏置电压电平变化。许多PLL在其输入(OSCin)引脚的电平在通电时为Vcc/2,在断电时为0V。

如果PLL集成了压控振荡器(VCO),则查看低压差(LDO)输出引脚电压是否对通电和断电命令做出反应。还可能可以切换输入/输出 (I/O)引脚,比如许多LMX系列PLL的MUXout引脚。如果采用上述方法能够验证通信,就可以继续尝试进行锁定。

如果无法验证通信,则查找常见的原因,例如以下原因:

编程串行

锁存使能(也称为芯片选择条(CSB))过高

对软件输入的低通滤波过多

与串行外围设备接口总线(SPI)存在时序问题

电源引脚焊接有误

第2步:建立锁定

验证通信后,下一步就是尝试对PLL进行锁定。下面是PLL无法锁定的一些更常见的原因:

对锁定检测引脚的错误解读。如果配置有误,锁定检测引脚会在实际已经锁定的情况下显示出PLL未锁定。可以通过查看频谱分析仪输出或VCO调谐电压验证这一情况。

编程问题。向PLL发送错误的信息会很容易导致无法锁定。一些常见的编程错误包括:VCO编程频率超出范围、VCO校准设置不正确或寄存器时序有误。

VCO校准问题。对于集成VCO的PLL而言,频率范围通常分成几个不同的频段。错误的编程会导致VCO锁定错误的频段。对特定寄存器的编程通常会启动VCO校准;因此必须确定在编程此寄存器时,其他软件和硬件(尤其是基准输入)状态正确,以确保校准正常工作。

输入或反馈路径问题。如果VCO输入或基准输入因电源水平较低、压摆率较低、匹配较差或谐波较高而存在问题,会导致PLL打开锁定。大多数PLL有方法输出内部频率计数器的实际频率输出,将其发送到引脚。

环路滤波器中与地连接或短路。可以通过查看调谐电压或切换鉴相器两极,根据频率变化确定连接或短路。

PLL环路滤波器不稳定。如果降低电荷泵电流导致PLL锁定通常是不稳定的表现,但是仅凭这项技术不起作用不能排除不稳定这一因素。导致环路滤波器不稳定的产检原因有忽略考虑VCO输入电容;使用过度限制环路带宽的集成滤波器;或者使用与PLL初始设计不同的PLL设置(电荷泵增益、VCO频率或鉴相器频率)。许多TI的工具如PLLatinum™模拟器工具能够模拟环路滤波器的不稳定性。

遵循系统的方法,不作出草率的假设能够使PLL锁定调试程序变得简单许多。图1为指导此程序的流程图。

poYBAGQ2DFqAYjdnAADdOritU74275.jpg

图1:PLL调试流程图

审核编辑:郭婷

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 寄存器
    +关注

    关注

    31

    文章

    5290

    浏览量

    119794
  • pll
    pll
    +关注

    关注

    6

    文章

    774

    浏览量

    134998
  • VCO
    VCO
    +关注

    关注

    12

    文章

    190

    浏览量

    69113
收藏 人收藏

    评论

    相关推荐

    AD9694输入时钟低于337.5MHz时,serdes锁相环无法锁定怎么解决?

    我在配置AD9694的过程中遇到了AD9694输入时钟低于337.5MHz时,内部的serdes锁相环无法锁定的问题;但输入时钟高于337.5MHz时,如400M、600M就能锁定;0
    发表于 06-21 14:27

    AD9694的204B接口锁相环无法锁定是怎么回事?

    我在配置AD9694的过程中发现AD9694的采样率对应的线速率只有在6.75Gbps-13.5Gbps之间时,204b接口的锁相环才能锁定,现在想配置200M采样率,但是204B接口的锁相环
    发表于 07-03 06:18

    ADF4360-7对VCO电感位置进行移动后锁相环无法锁定

    原理图如下:该电路共做过两版电路板,第一次的直接配置后成功输出,但第二版在对VCO电感位置进行移动后锁相环无法锁定。定义输出为920.125MHz,实际输出为915MHz。MUXOUT设定的
    发表于 09-04 11:36

    电荷泵锁相环电路锁定检测的基本原理,影响锁相环数字锁定电路的关键因子是什么?

    本文介绍了电荷泵锁相环电路锁定检测的基本原理,通过分析影响锁相环数字锁定电路的关键因子,推导出相位误差的计算公式。并以CDCE72010 为例子,通过实验验证了不合理的电路设计或外围电
    发表于 04-20 06:00

    请问一下锁相环无法锁定怎么办?

    请问一下锁相环无法锁定怎么办?
    发表于 04-24 10:09

    锁相环锁定与失锁的标志是什么?

    锁相环锁定与失锁的标志是什么?
    发表于 04-24 10:12

    AD9779内部锁相环无法锁定怎么解决?

    10110111,reg10配置为11100000。锁定指示一直不能拉高,锁相环无法锁定,芯片不工作。检查了参考时钟,共模电压为400mv,vpp为900mv,时钟质量没有问题。
    发表于 12-04 08:29

    详解FPGA数字锁相环平台

    一、设计目标 基于锁相环的理论,以载波恢复为依托搭建数字锁相环平台,并在FPGA中实现锁相环的基本功能。 在FPGA中实现锁相环的自动增益
    发表于 10-16 11:36 18次下载
    详解FPGA数字<b class='flag-5'>锁相环</b>平台

    利用开关的控制加速锁相环锁定的设计方法

    (VCO)的配合来调整输出信号的频率,最后使得锁相环的参考输入和输出反馈信号的频率相等、相位恒定,从而锁定输出信号的频率。电荷泵型锁相环更是具有稳定性高、捕捉范围大等诸多优点。
    的头像 发表于 06-14 08:03 3666次阅读
    利用开关的控制加速<b class='flag-5'>锁相环</b><b class='flag-5'>锁定</b>的设计方法

    教大家如何解锁相环无法锁定

    在尝试将锁相环(PLL)锁定时,你是否碰到过麻烦?草率的判断会延长调试过程,调试过程变得更加单调乏味。根据以下验证通行与建立锁定的程序,调试过程可以变得非常简单。 第1步:验证通信 第一步是验证
    的头像 发表于 11-26 16:32 5767次阅读
    教大家如<b class='flag-5'>何解</b>决<b class='flag-5'>锁相环</b><b class='flag-5'>无法</b><b class='flag-5'>锁定</b>

    何解锁相环无法锁定

    何解锁相环无法锁定
    发表于 11-02 08:16 4次下载
    如<b class='flag-5'>何解</b>决<b class='flag-5'>锁相环</b><b class='flag-5'>无法</b><b class='flag-5'>锁定</b>

    软件锁相环在频率突变时锁不住 锁相环无法锁定怎么办?

    软件锁相环在频率突变时锁不住 锁相环无法锁定怎么办?  锁相环(PLL)是一种用于在电路中生成稳定频率的技术。它是在1960年代开发的,并被
    的头像 发表于 10-13 17:39 1742次阅读

    锁相环(PLL)基本原理 当锁相环无法锁定时该怎么处理的呢?

    锁相环(PLL)基本原理 当锁相环无法锁定时该怎么处理的呢? 锁相环(Phase Locked Loop, PLL)是一种电路系统,它可以将
    的头像 发表于 10-23 10:10 2877次阅读

    锁相环无法锁定时,该怎么处理的呢?如何解锁相环无法锁定

    锁相环无法锁定时,该怎么处理的呢?如何解锁相环无法锁定
    的头像 发表于 10-30 10:16 1792次阅读

    锁相环锁定时间取决于哪些因素?如何加速锁定

    锁相环锁定时间取决于哪些因素?如何加速锁定锁相环(PLL)是一种常见的电路,用于稳定频率。PLL中的关键是相锁。相锁发挥着将输入频率与参考频率调整到相等的重要作用。在
    的头像 发表于 10-30 10:51 2113次阅读