0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

简述ESD的原理和测试2

jf_78858299 来源:IATF16949服务平台 作者:IATF16949服务平台 2023-04-12 15:39 次阅读

随着摩尔定律的进一步缩小,器件尺寸越来越小,结深越来越浅,GOX越来越薄,所以静电击穿越来越容易,而且在Advance制程里面,Silicide引入也会让静电击穿变得更加尖锐,所以几乎所有的芯片设计都要克服静电击穿问题。

图片

静电放电保护可以从FAB端的Process解决,也可以从IC设计端的Layout来设计,所以你会看到Prcess有一个ESD的option layer,或者Design rule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。

1、制程上的ESD:要么改变PN结,要么改变PN结的负载电阻,而改变PN结只能靠ESD_IMP了,而改变与PN结的负载电阻,就是用non-silicide或者串联电阻的方法了。

  1. Source/Drain的ESD implant:因为我们的LDD结构在gate poly两边很容易形成两个浅结,而这个浅结的尖角电场比较集中,而且因为是浅结,所以它与Gate比较近,所以受Gate的末端电场影响比较大,所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV),所以如果这样的Device用在I/O端口,很容造成ESD损伤。所以根据这个理论,我们需要一个单独的器件没有LDD,但是需要另外一道ESD implant,打一个比较深的N+_S/D,这样就可以让那个尖角变圆而且离表面很远,所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough),而且因为器件不一样了,所以需要单独提取器件的SPICE Model。

图片

  1. 接触孔(contact)的ESD implant:在LDD器件的N+漏极的孔下面打一个P+的硼,而且深度要超过N+漏极(drain)的深度,这样就可以让原来Drain的击穿电压降低(8V-->6V),所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变,且MOS结构没有改变,故不需要重新提取SPICE model。当然这种智能用于non-silicide制程,否则contact你也打不进去implant。

图片

  1. SAB (SAlicide Block):一般我们为了降低MOS的互连电容,我们会使用silicide/SAlicide制程,但是这样器件如果工作在输出端,我们的器件负载电阻变低,外界ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤,所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO,不要形成silicide,增加一个photo layer成本增加,但是ESD电压可以从1kV提高到4kV。

图片

4)串联电阻法:这种方法不用增加光罩,应该是最省钱的了,原理有点类似第三种(SAB)增加电阻法,我就故意给他串联一个电阻(比如Rs_NW,或者HiR,等),这样也达到了SAB的方法。

图片

2、设计上的ESD:这就完全靠设计者的功夫了,有些公司在设计规则就已经提供给客户solution了,客户只要照着画就行了,有些没有的则只能靠客户自己的designer了,很多设计规则都是写着这个只是guideline/reference,不是guarantee的。一般都是把Gate/Source/Bulk短接在一起,把Drain结在I/O端承受ESD的浪涌(surge)电压,NMOS称之为GGNMOS (Gate-Grounded NMOS),PMOS称之为GDPMOS (Gate-to-Drain PMOS)。

以NMOS为例,原理都是Gate关闭状态,Source/Bulk的PN结本来是短接0偏的,当I/O端有大电压时,则Drain/Bulk PN结雪崩击穿,瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏,所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏),所以呈现Snap-Back特性,起到保护作用。PMOS同理推导。

图片

这个原理看起来简单,但是设计的精髓(know-how)是什么?怎么触发BJT?怎么维持Snap-back?怎么撑到HBM>2KV or 4KV?

如何触发?必须有足够大的衬底电流,所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加,放大系数减小,所以Snap-back不容易开启。而且随着finger数量增多,会导致每个finger之间的均匀开启变得很困难,这也是ESD设计的瓶颈所在。

图片

如果要改变这种问题,大概有两种做法(因为triger的是电压,改善电压要么是电阻要么是电流):1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域,使得漏极方块电阻增大,而使得ESD电流分布更均匀,从而提高泄放能力;2、增加一道P-ESD (Inner-Pickup imp,类似上面的接触孔P+ ESD imp),在N+Drain下面打一个P+,降低Drain的雪崩击穿电压,更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

对于Snap-back的ESD有两个小小的常识要跟大家分享一下:

1)NMOS我们通常都能看到比较好的Snap-back特性,但是实际上PMOS很难有snap-back特性,而且PMOS耐ESD的特性普遍比NMOS好,这个道理同HCI效应,主要是因为NMOS击穿时候产生的是电子,迁移率很大,所以Isub很大容易使得Bulk/Source正向导通,但是PMOS就难咯。

  1. Trigger电压/Hold电压: Trigger电压当然就是之前将的snap-back的第一个拐点(Knee-point),寄生BJT的击穿电压,而且要介于BVCEO与BVCBO之间。而Hold电压就是要维持Snap-back持续ON,但是又不能进入栅锁(Latch-up)状态,否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流,就是进入Latch-up之后I^2*R热量骤增导致硅融化了,而这个就是要限流,可以通过控制W/L,或者增加一个限流高阻,最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)。

3、栅极耦合(Gate-Couple) ESD技术:我们刚刚讲过,Multi-finger的ESD设计的瓶颈是开启的均匀性,假设有10只finger,而在ESD 放电发生时,这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通),常见到只有2-3 支finger会先导通,这是因布局上无法使每finger的相对位置及拉线方向完全相同所致,这23 支finger 一导通,ESD电流便集中流向这23支的finger,而其它的finger 仍是保持关闭的,所以其ESD 防护能力等效于只有2~3 支finger的防护能力,而非10 支finger 的防护能力。

这也就是为何组件尺寸已经做得很大,但ESD 防护能力并未如预期般地上升的主要原因,增打面积未能预期带来ESD增强,怎么办?其实很简单,就是要降低Vt1(Trigger电压),我们通过栅极增加电压的方式,让衬底先开启代替击穿而提前导通产生衬底电流,这时候就能够让其他finger也一起开启进入导通状态,让每个finger都来承受ESD电流,真正发挥大面积的ESD作用。

但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿,所以他不见的是一种很好的ESD设计方案,而且有源区越小则栅压的影响越大,而有源区越大则snap-back越难开启,所以很难把握。

4、还有一种复杂的ESD保护电路: 可控硅晶闸管(SCR: Silicon Controlled Rectifier),它就是我们之前讲过的CMOS寄生的PNPN结构触发产生Snap-Back并且Latch-up,通过ON/OFF实现对电路的保护,大家可以回顾一下,只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了,不过只能适用于Layout,不能适用于Process,否则Latch-up又要fail了。

最后,ESD的设计学问太深了,我这里只是抛砖引玉给FAB的人科普一下了,基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种方法。而且ESD不仅和Design相关,更和FAB的process相关,而且学问太深了,我也不是很懂。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 电路
    +关注

    关注

    172

    文章

    5825

    浏览量

    171727
  • IC设计
    +关注

    关注

    37

    文章

    1290

    浏览量

    103679
  • 静电放电
    +关注

    关注

    3

    文章

    278

    浏览量

    44601
收藏 人收藏

    评论

    相关推荐

    电源设计中的EMC、EMI、ESD概念简述

    的开发人员共同提高EMC素质,才能设计出具有高性能 EMC的电子产品。  一般电子产品设计时不考虑EMC问题,就会导致EMC测试失败,以致不能通过相关法规的认证。下图概述了EMC、EMI、ESD评审
    发表于 01-19 09:32

    IDDR与ODDR的简述

    IDDR与ODDR的简述RGMII时序简述千兆网输入与输出模块的设计测试模块的设计仿真测试结果总结
    发表于 01-22 06:09

    简述LTE协议测试及解决方案

    简述LTE协议测试及解决方案
    发表于 05-26 07:19

    ESD基础及IEC61000-4-2标准

    【EMC专题】【ESD专题】1.ESD基础及IEC61000-4-2标准【ESD专题】2.ESD防护及保护器件(电介质和压敏电阻)【
    发表于 07-30 06:13

    ESD测试你做了吗?

    ESD测试,不针对芯片进行• 通常电压较高,会打2KV以上,甚至10KV,20KV.➢ EFT Test 电快速脉冲群测试:Electrical Fast Transient• 板级、
    发表于 11-24 10:48

    ESD模型和测试标准

    ESD模型和测试标准
    发表于 12-10 14:02 18次下载

    ESD枪波形测试方法

    CE标志测试以满足欧共体理事会指令89/336/EEC要求测试根据EN 61000-4-2。EN 61000-4-2是由CENELEC和他们使用IEC标准IEC 61000-4-
    发表于 08-31 11:05 33次下载
    <b class='flag-5'>ESD</b>枪波形<b class='flag-5'>测试</b>方法

    ESD模拟测试的基础知识

    EMC有很多测试项目,其中ESD模拟测试有一个很大的特殊性,就是这个测试除了固定的测试台,其他所有的测试
    的头像 发表于 06-26 16:25 1.2w次阅读
    <b class='flag-5'>ESD</b>模拟<b class='flag-5'>测试</b>的基础知识

    BMS静电放电ESD测试的基本知识

    这次总结下ESD测试方面的知识。相信大家都熟悉产品的ESD测试,也遇见过由ESD造成的各种产品故障,例如端口损坏、通信卡死、数据跳动、甚至产
    的头像 发表于 12-24 15:01 2018次阅读

    如何满足静电放电(ESD)抗扰度测试要求?

    在设计满足全球电磁兼容能力(EMC)标准的产品时,静电放电(ESD)抗扰度测试至关重要。大多数产品都会遵循主要国际标准,比如IEC 61000-4-2和美国ANSI C63.16,都规定了怎样设置和执行这些
    发表于 06-12 09:14 4935次阅读
    如何满足静电放电(<b class='flag-5'>ESD</b>)抗扰度<b class='flag-5'>测试</b>要求?

    ESD和浪涌的测试标准,测试方法

    ESD和浪涌问题往往是基带工程师最头疼的问题,因为测试标准严苛,问题神出鬼没。特别是ESD问题,没有解决问题的标准路径,只能靠反复地构思方案并验证。
    发表于 03-14 14:36 1.5w次阅读

    简述ESD的原理和测试1

    先来谈静电放电(ESD: Electrostatic Discharge)是什么?这应该是造成所有电子元器件或集成电路系统造成过度电应力破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏),所以这种损伤是毁灭性和永久性的,会造成电路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。
    的头像 发表于 04-12 15:39 3562次阅读
    <b class='flag-5'>简述</b><b class='flag-5'>ESD</b>的原理和<b class='flag-5'>测试</b>1

    防静电ESD测试过程展示

    点击上方蓝字关注我们防静电ESD测试过程展示本期内容为ESD测试过程,先来看一下规格书中有哪些参数VRWM和IT是固定的,可用作设置参考,所以我们要
    的头像 发表于 09-30 17:18 1763次阅读
    防静电<b class='flag-5'>ESD</b><b class='flag-5'>测试</b>过程展示

    ESD的保护机理和主要测试模式有哪些?

    ESD的保护机理和主要测试模式有哪些? ESD(Electrostatic Discharge)是静电放电的缩写,指的是静电在两个物体之间突然放电的现象。ESD是电子设备和电子元件面临
    的头像 发表于 11-07 10:21 895次阅读

    基于AFE79xx的JESD204C应用简述

    电子发烧友网站提供《基于AFE79xx的JESD204C应用简述.pdf》资料免费下载
    发表于 09-27 09:23 0次下载
    基于AFE79xx的J<b class='flag-5'>ESD</b>204C应用<b class='flag-5'>简述</b>