0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

分享芯片出SDF文件的一个“坑”

全栈芯片工程师 来源:全栈芯片工程师 2023-05-08 14:12 次阅读

1.1Tempus写SDF

foreach i $sdf_views {
write_sdf -view $i -interconn noport -recompute_parallel_arcs
./${sdf_dir}/${pf::design_name}_${i}.sdf.gz
}

不同于PT,Tempus会默认写出setuphold的负值。

c9efb5ae-ed55-11ed-90ce-dac502259ad0.png

1.2PT写出SDF

注意,PT默认生成2.1版SDF。分享一个案例,某项目脚本没按照上面格式(参见知识星球)写,然后写出的SDF 3.0会将SDF里面的setup、hold的负数全部变成0,其命令如下:

ca00fbac-ed55-11ed-90ce-dac502259ad0.png

造成的结果对比:下面左上图片setuphold有负数,而右下图片hold全变成0。

实战ISP图像算法效果

ca3133a8-ed55-11ed-90ce-dac502259ad0.jpg

知识星球发起MCU项目启动,大家一起参与MCU项目规格启动讨论,我把设计、验证、DFT、后端的知识点全部罗列出来,大家一起来完善。

ca461b38-ed55-11ed-90ce-dac502259ad0.png






审核编辑:刘清

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • mcu
    mcu
    +关注

    关注

    146

    文章

    16980

    浏览量

    350216
  • ISP
    ISP
    +关注

    关注

    6

    文章

    476

    浏览量

    51708
  • DFT
    DFT
    +关注

    关注

    2

    文章

    224

    浏览量

    22671
  • Tempus
    +关注

    关注

    0

    文章

    4

    浏览量

    6909

原文标题:分享芯片出SDF文件的一个“坑”

文章出处:【微信号:全栈芯片工程师,微信公众号:全栈芯片工程师】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    芯片后仿之SDF 3.0解析(三)

    本文接着解析SDF3.0的Timing Checks Entries、Timing Environment Entries两部分。
    的头像 发表于 04-16 11:08 1468次阅读
    <b class='flag-5'>芯片</b>后仿之<b class='flag-5'>SDF</b> 3.0解析(三)

    Fatal: SDF files require Altera primitive library

    求教,我在用modelsim-altera进行时序仿真时老是遇到错误:** Fatal: SDF files require Altera primitive library。我用
    发表于 01-15 00:16

    ISE 生成的sdf文件和在综合前的约束有关系么?

    对于rtl设计,ISE place & route 之后会生成sdf文件,那么,如果在综合之前对 rtl设计,添加定的约束,所生成
    发表于 02-09 15:19

    运行后实现时序仿真后重新生成sdf文件

    您好,我正在使用Virtex7 FPGA运行Vivado 2017.2。在合成并实现我的设计之后,我导航到我的sdf文件并将LUT的延迟值从以下(INTERCONNECT nand2_inst
    发表于 11-07 11:30

    使用Modelsim SE 10.0b模拟后置和路径模型找不到SDF文件

    我想使用Modelsim SE 10.0b来模拟后置和路径模型。后置和路径模型由ISE 13.1生成。但我找不到SDF文件。你能告诉我如何找到SDF文件吗?或者13.1中有另
    发表于 02-13 07:11

    X_BUF在SDF中具有零延迟是为什么?

    我用netgen生成了后PAR网表和SDF文件。在模拟中,我已经看到来自LUT并通过X_
    发表于 06-08 16:29

    如何将PT产生的SDF文件反标设计进行后仿真?

    入这个sdf文件,是有什么样的命令?本人菜鸟,还望各位给予帮助,新手可以同交流,老手可以互相探讨,高手请给予帮助
    发表于 06-23 06:50

    购买ATMel的AT89C52芯片就是!精选资料分享

    购买ATMel的AT89C52芯片就是!为什么这么说购买ATMel的AT89C52芯片就是
    发表于 07-20 06:22

    SDF是什么?有何应用

    型号:SDF-4.0SDF-5.0SDF-6.0SDF-6.3SDF-7.1SDF-8.0SDF-9.0SDF-10.0SDF-11.0SDF-11.5SDF-12.0SDF-12.5SDF-13.0■SDF种特殊的对旋局部
    发表于 09-02 09:09

    STM32G030J6芯片串口下载程序遇到的

    分享本人给STM32G030J6芯片串口下载程序遇到的为什么是串口下载遇到的问题&am
    发表于 12-02 13:36 13次下载
    STM32G030J6<b class='flag-5'>芯片</b>串口下载程序遇到的<b class='flag-5'>一</b><b class='flag-5'>个</b><b class='flag-5'>坑</b>

    STM32入教程()点亮LED灯

    STM32入门教程()点亮LED灯随表聊聊配置流程.初始化引脚二.主函数中实现逻辑备注随表聊聊作为所有入单片机的同学来说,第
    发表于 12-24 19:34 9次下载
    STM32入<b class='flag-5'>坑</b>教程(<b class='flag-5'>一</b>)点亮<b class='flag-5'>一</b><b class='flag-5'>个</b>LED灯

    PCB设计避指南

    可靠性降低 (3)Altium设计的文件槽孔放错层 (4)芯片因太靠近PCB边缘而容易损坏 (5)差分端口线太细导致485电路不工作 (6)焊盘重叠 ...... 这些也太多了吧! 今天我们就来聊聊
    的头像 发表于 03-20 18:20 1138次阅读
    PCB设计避<b class='flag-5'>坑</b>指南

    解析SDF的Header Section信息与Cell Entries信息

    SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC抽取的实际物理延时信息。
    的头像 发表于 05-06 09:54 2028次阅读
    解析<b class='flag-5'>SDF</b>的Header Section信息与Cell Entries信息

    详解芯片SDF文件 MCU芯片全流程设计

    SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC抽取的实际物理延时信息。
    发表于 05-08 10:30 1.1w次阅读
    详解<b class='flag-5'>芯片</b><b class='flag-5'>SDF</b><b class='flag-5'>文件</b> MCU<b class='flag-5'>芯片</b>全流程设计

    芯片后仿之SDF 3.0解析

    SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC抽取的实际物理延时信息,所以如果SDF
    的头像 发表于 12-18 09:56 1092次阅读
    <b class='flag-5'>芯片</b>后仿之<b class='flag-5'>SDF</b> 3.0解析