如今,由于系统和扩展复杂性不断增加,高性能计算(HPC)、人工智能和汽车等应用的变革前景充满了挑战,而Multi-Die系统(集成多个异构裸片或小芯片)可以帮助应对。通过在单个封装中集成多个裸片,开发者可以高效地创造功能更加先进的创新产品,重复使用经验证的裸片以降低风险,缩短产品上市时间,并快速打造系统功耗和性能都经过优化的新产品型号。随着先进封装技术的出现,再加上基于标准的IP以及针对此类架构优化的芯片设计和验证工具流程等等,Multi-Die系统的开发变得更加简单。
随着市场对该架构的需求日益增长,加上支持该架构的生态系统不断发展和成熟,2023年是Multi-Die系统发展中极为重要的一年。通过与生态系统的密切合作,新思科技提供了一个包含IP和EDA工具的综合解决方案,帮助简化这些系统的开发工作。UCIe:互操作性的基石
UCIe与其他新兴Die-to-Die规范不同的是,它为Die-to-Die互连定义了一个完整的堆栈。这确保了兼容设备之间的互操作性。该标准提供了非常引人注目的性能指标,并支持各种先进封装(硅中介层、硅桥和RDL扇出)和标准封装(有机基板和层压板)。在UCIe涵盖的三个堆栈层中,PHY层为封装介质提供电气接口。
单片片上系统(SoC)的设计过程通常是按照从IP到芯片再到封装的顺序进行的。但在设计Multi-Die系统时,开发者需要采用整体性方法,以便考虑所有相互依赖关系。换言之,裸片接口设计与要采用的封装之间紧密相关。新思科技的UCIe PHY IP采用了一种灵活的架构,能够同时支持先进和标准的封装技术,带宽效率最高可达5Tbps/mm。该IP是完整UCIe解决方案的一部分,包括控制器IP和验证IP。UCIe控制器IP支持PCI Express和CXL等通用协议,并通过流媒体协议实现安全、低延迟的NoC到NoC链接。UCIe验证解决方案、验证IP及用于仿真和硬件辅助平台的事务处理器,包括ZeBu硬件加速系统和HAPS原型解决方案,可以帮助基于UCIe的互连系统更快地实现验证收敛。
UCIe PHY IP是与新思科技3DIC Compiler平台协同开发的,旨在提供专门的实现方案来使2.5D异构集成的UCIe布线实现自动化,从而提高生产力。
新思科技是UCIe联盟的成员,与其他行业领导者一起为该规范的制定做出了贡献。新思科技在Multi-Die系统架构方面拥有深厚的专业知识,其综合Multi-Die系统解决方案就是一个很好的例证。该解决方案旨在帮助开发者更快地集成异构芯片。新思科技将继续与台积公司合作,使UCIe IP适配更多的工艺节点和封装技术,同时也会与其他主要代工厂开展类似的合作。新思科技的IP产品组合提供完整的Die-to-Die IP解决方案,包括112G XSR控制器和PHY IP以及高级接口总线(AIB)PHY IP。
驱动Multi-Die系统设计
取得成功
随着各种计算密集型应用的出现,市场对芯片的需求不断增长,然而单片SoC制造已经接近了极限尺寸。Multi-Die系统为此提供了一种解决方案,它不仅能以经济高效的方式快速扩展系统功能,而且还能降低风险和系统功耗,并缩短产品上市时间。我们已经在市场上发现了数十种Multi-Die系统设计,很明显,这种架构正迅速成为芯片设计的首选架构,特别是对从事HPC、超大规模数据中心、高等级自动驾驶汽车和移动设备的设计团队而言。
为了推动Multi-Die系统的发展,市场上出现了许多先进的技术,UCIe就是其中之一。通过确保互操作性,UCIe随时准备为真正开放的Multi-Die生态系统铺平道路。
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原文标题:Multi-Die系统设计里程碑:UCIe PHY IP在台积公司N3E工艺上成功流片
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