合成是否仍然独立于工艺

FinFET工艺的复杂工艺和布局规则对合成过程中的决策有很大的影响。

多年来，从一家主要的硅代工厂发布新的工艺节点需要您更新合成流程的想法是不可能实现的。综合使用了库中可用的时序、面积和功率模型，这是讨论的开始和结束。

随着物理合成的到来，在合成流程中可以考虑物理效应，前端设计人员开始询问发布新工艺节点时会发生什么变化。

物理合成的好处是改进了基于合成中实际物理信息的时序相关性，包括粗略放置和平面图。合成中的这种附加信息可实现准确的时序估计，使优化引擎能够专注于正确的路径，并在整个流程中提供更好的相关性和收敛性。随着物理合成的占据主导地位并成为主流合成流程，这在几个方面显着改变了用户的期望。现在，用户期望输出网表的质量在性能、功耗和面积（PPA）方面会更好。他们希望它更适合物理实现，使用合成提供的放置种子来减少路由拥塞。布局优化后与结果的相关性在时序、面积、布线和功耗方面将更加紧密。放置和布线的交接目标是实现更好的 PPA 和收敛设计流程。理想情况下，除非实际设计规范发生变化，否则移交给物理实现团队的网表不应返回给 RTL 设计人员。

随着FinFET工艺节点进入主流生产用途，复杂的工艺和布局规则对合成过程中的决策有更大的影响。综合解决方案和用户改进 PPA 的新选择包括层感知时序优化、通过支柱插入实现的性能和 EM、使用非默认布线规则以及旨在改善高利用率区域的引脚可访问性等指标的特殊单元。物理合成现在需要了解工艺技术参数以及布局和布线规则，以便为物理实现生成更好的网表。因此，在针对不同的工艺节点进行合成时，物理合成需要了解并以不同的方式操作。

设计编译器 图形化前馈设计实施指南，以推动逐步收敛最终 PPA 目标的物理实现流程。最新版本的Design Compiler Graphic可以在具有更好PPA特性的单元与具有更好的拥塞和引脚可访问性的单元之间进行权衡，将网络分配给不同的布线层以管理关键时序路径，添加电迁移和性能通孔，导出非默认布线规则和无数其他技术，以提出满足所需目标的设计。当设计网表和物理引导传递到布局和布线工具时，生成的设计PPA与综合工具的预测非常匹配。

从 7nm 开始，在较小的节点上继续，设计编译器图形由硅代工厂验证，以便在每个新工艺节点上进行部署准备。这意味着综合工具已得到增强，以支持最新的工艺规则、布局、布线、功率和时序要求，并且了解并考虑了新节点的物理影响。

那么，回到最初的问题，每个高级节点设计都需要这种在综合过程中考虑所有物理实现因素的新流程吗？答案是肯定的。对于最新工艺节点上的设计，您需要习惯于为每个新工艺节点更新工具版本和合成流程/脚本，以实现最佳的PPA和最快的收敛。

审核编辑：郭婷