0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

揭秘PCIe PIPE 5.1 SerDes架构

星星科技指导员 来源:synopsys 作者:synopsys 2023-05-26 10:20 次阅读

人工智能机器学习正在迅速渗透到广泛的设备中,推动了SoC设计的重新架构,需要更多的内存空间和更高的带宽来传输和处理数据。这种变化需要更高速的接口和更宽的总线,为最新 PCIe 协议规范的增强以及升级 PIPE(PCI Express 的 PHY 接口)规范作为首选 PHY 接口铺平了道路。

PIPE 规范已发展到版本 5.1.1,不仅是为了匹配最新的规范,而且还是为了扩展协议中的未来增强功能。SerDes 架构使 PIPE 5 PHY 协议不可知,所有协议特定逻辑都转移到控制器。这简化了PHY设计,并允许不同的协议栈轻松共享。用于 PIPE 接口的 SerDes 架构通过对物理编码子层 (PCS) 和媒体访问层 (MAC) 的职责进行一些关键更改以及对信令接口的更新来实现可扩展性。

poYBAGRwF0aAaNk3AAL1RaWRjlc837.png

图 1:PCI Express 的分区 PHY 层

PIPE 5.1规范除了SerDes架构和低引脚数接口之外,还有一些额外的更新。以下列表总结了 PIPE 5.1 中的主要升级:

• 由 MAC 执行 8b/10b 或 128b/130b 编码/解码 • 弹性缓冲区控制由 MAC 维护,RxStatus 仅用于接收器检测目的
• PHY 在由“RxWidth”
确定的管道宽度上呈现与恢复时钟“RxClk”同步的 RxData • RxPolarity 场不再用于 SerDes 架构,MAC 负责反相接收器极性

• 由 MAC
执行环回 • 新的支持的 64 位数据宽度,专门用于 SerDes 架构
• PIPE 数据宽度为 10/20/40 位,而不是 8/16/32

随着 SerDes 架构带来的所有变化,调试和理解接口上 PIPE 数据的新格式变得具有挑战性。具体来说,新的PIPE宽度和编码器/解码器到MAC的转移导致PIPE接口上的数据看起来与以前的任何PIPE版本大不相同。当您继续阅读时,您将看到我们如何尝试将数据分解为更小的单元,以清楚地显示如何通过界面交换信息

TxData/RxData 信号宽度为 10 位倍数 (80/40/20/10)。对于 8b/10b 编码,每 10 位携带 10b 编码数据。在 128b/130b 编码时,每 10 位携带 8 位数据,保留上两位。

pYYBAGRwF0KAH4HfAABisI1S_UU578.png

图 2:跨 PIPE SerDes 架构的数据传输

让我们看一下下图中在 1 位 PIPE 宽度上以 Gen2/Gen40 速度传输的 COM 符号。COM (8) 的 10b/0011111010b 编码值占用 TxData 的所有位 [9:0]。

位 'a' (来自 'abcdeifghj') 应该首先进入接口,所以它将是 17c。

pYYBAGRwFymAU7TmAAHXSYVQhfI167.png

请注意,2c 中剩余的 17 位(即 0001 0111 1100)对应于下一个符号。
现在让我们看一下块编码数据。在 TxData/RxData 上呈现数据时,每个 8 位切片中仅使用 10 位,并保留上两位。考虑 3 位管道接口上的第 40 代电气空闲有序集 (EIEOS)。

• 编码在块前面添加 2 个同步标头位。请注意,它们是TxSyncHeader和RxSyncHeader。

pYYBAGRwFzOAXQctAAF3hwN0kFg861.png

SerDes架构正在全面迅速采用。随着 PIPE 规范的不断发展,复杂 PCI Express 控制器和 PHY 的设计和验证周期将变得更加复杂和耗时。Synopsys PCI Express VIP 完全支持 PIPE 5.1,并提供成熟全面的验证解决方案。

审核编辑:郭婷

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 人工智能
    +关注

    关注

    1791

    文章

    46896

    浏览量

    237656
  • 机器学习
    +关注

    关注

    66

    文章

    8382

    浏览量

    132438
收藏 人收藏

    评论

    相关推荐

    GMII、SGMII和SerDes的差异总结

    ,所以只进行SGMII和SerDes进行对比。 由于SerDesPCIe部分起着非常重要的作用,所以这部分详细内容会放到PCI-e部分详解,这里只是简单介绍一下: SerDes,是
    的头像 发表于 10-09 11:31 3.2w次阅读
    GMII、SGMII和<b class='flag-5'>SerDes</b>的差异总结

    申请TI Keystone DSP PCIe SerDes IBIS-AMI Models。

    由于需要对6674的PCIe进行仿真,需要用到TI Keystone DSP PCIe SerDes IBIS-AMI Models,请问该如何申请,在网页申请没有得到回复。
    发表于 06-21 05:19

    请教关于C6678的serdes模块

    请教:C6678的PCIE SRIO Hyperlink和SGMII模块的配置中都涉及到对serdes模块的配置,故希望知道以下几个问题:1、这些模块的serdes是同一个,还是各自有各自
    发表于 08-06 06:17

    请问Virtex7 GTX如何生成PIPE接口PCIE PHY?

    亲关于如何使用GTX生成PIPE接口PCIE PHY的以下主题,有没有人有答案?https://forums.xilinx.com/t5/7-Series-FPGAs
    发表于 05-04 09:05

    axi_pcie3_0编译的解决办法?

    _init_ctrl_7vx.v../axi_bridge/14.4 /axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_pipe_lane.v../axi_bridge/14.4
    发表于 07-25 11:26

    SerDes协议简析

    目前我们已经发布了NXP的QorIQLS架构系列的几款平台,包含LS1046A、LS1043A、LS1028A、LS1012A。这几款平台都原生支持网口、PCIE、SATA等高速接口协议,很多
    发表于 12-20 06:01

    PCIE基本概念与拓扑架构

    1 PCIE基本概念1.1 PCIE拓扑架构图1.2 PCIE Switch内部结构图1.3 PCIE协议结构图2
    发表于 02-16 06:08

    参考时钟对SERDES性能的影响

    我们知道,SERDES对参考时钟有严格的相位噪声性能要求。通常,SERDES供应商会根据其SERDES采用的PLL以及CDR架构特点,以及性能数据,提出对参考时钟的相位噪声的具体要求。
    发表于 02-10 18:40 6253次阅读
    参考时钟对<b class='flag-5'>SERDES</b>性能的影响

    了解PIPE4.4规范及PCIe 4.0的开发设计

    的Physical Interface for PCI Express (PIPE) 4.4规范。本文介绍设计师应了解这些规范包含哪些内容,以及设计师目前应如何开发自己的PCIe 4.0设计。
    发表于 11-15 19:57 1w次阅读

    在Arria 10 PCI Express中更改串行和PIPE仿真的方法

    如何在Arria 10 PCI Express (PCIe)中更改串行(Serial)和PIPE仿真
    的头像 发表于 06-20 00:27 5139次阅读

    SERDES PCB布局的设计怎样规则的检查

    只要SERDES接口的高级架构是合理的,SERDES总线的成功实现就归结为“实现细节”。
    的头像 发表于 08-14 17:57 3020次阅读

    Pipe Go开源博客平台

    ./oschina_soft/gitee-pipe.zip
    发表于 06-09 14:49 1次下载
    <b class='flag-5'>Pipe</b> Go开源博客平台

    适用于PCIe 5.1、DP 1.5、USB 0.1、SATA和未来协议的PIPE 4.3.2

    人工智能和机器学习正在迅速渗透到广泛的设备中,推动了SoC设计的重新架构,需要更多的内存空间和更高的带宽来传输和处理数据。这种变化需要更高速的接口和更宽的总线,为增强最新的 PCIe、USB、DP
    的头像 发表于 05-26 11:06 3896次阅读
    适用于<b class='flag-5'>PCIe</b> <b class='flag-5'>5.1</b>、DP 1.5、USB 0.1、SATA和未来协议的<b class='flag-5'>PIPE</b> 4.3.2

    PCIe PIPE 4.4.1:PCIe Gen4的推动者

    PCIe 是一种多层串行总线协议,可实现双单工链路。由于其专用的点对点拓扑,它提供高速数据传输和低延迟。为了加快基于 PCIe 的子系统的验证和设备开发时间,英特尔定义了 PIPE(PCI
    的头像 发表于 05-26 11:43 3654次阅读
    <b class='flag-5'>PCIe</b> <b class='flag-5'>PIPE</b> 4.4.1:<b class='flag-5'>PCIe</b> Gen4的推动者

    PCIe 5.0 SerDes 测试

    #01 PCIe Gen 5 简介 PCIe 是用于硬盘、固态硬盘 (SSD)、图形卡、Wi-Fi 和内部以太网连接的先进互连 I/O 技术。PCIe 由一组快速、可扩展且可靠的 I/O 标准组成
    的头像 发表于 08-16 09:33 701次阅读
    <b class='flag-5'>PCIe</b> 5.0 <b class='flag-5'>SerDes</b> 测试