0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

UVM Transaction-Level验证组件

芯片验证工程师 来源:芯片验证工程师 2023-05-29 09:31 次阅读

如下图所示,UVM中的TLM接口为组件之间Transaction的发送和接收提供了一套统一的通信方法

ae23519a-fd82-11ed-90ce-dac502259ad0.png

一个简单的transaction-level 验证环境的基本组成部分是:

一个激励发生器(sequencer),用于创建 transaction-level激励到DUT。

一个driver将这些transactions转换为DUT接口的信号级激励。

一个monitor来识别DUT接口上的信号级行为,并将其转换为transactions。

一个analysis component,如coverage collector或scoreboard,以“分析”transactions。

正如我们看到的,UVM中TLM接口使得验证组件可以非常轻松地复用,而不考虑其内部实现。

ae47d920-fd82-11ed-90ce-dac502259ad0.png

上图中各个验证组件进一步组合成验证组件agent。UVM agent是一个封装了Sequencer,Driver和Monitor的验证组件,它实例化这些组件并通过TLM接口连接。由于UVM的可配置性,agent还可以具有配置选项,例如UVM 的类型(主动/被动),是否打开功能覆盖率收集等功能的旋钮以及其他类似参数

验证环境开发者不是单独复用这些low-level的验证组件,而是复用整个agent,更容易形成一致的架构,更容易学习、 使用和配置。





审核编辑:刘清

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 发生器
    +关注

    关注

    4

    文章

    1358

    浏览量

    61598
  • UVM
    UVM
    +关注

    关注

    0

    文章

    181

    浏览量

    19119
  • TLM
    TLM
    +关注

    关注

    1

    文章

    32

    浏览量

    24722
  • DUT
    DUT
    +关注

    关注

    0

    文章

    189

    浏览量

    12300

原文标题:UVM Transaction-Level 验证组件

文章出处:【微信号:芯片验证工程师,微信公众号:芯片验证工程师】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    IC验证"UVM验证平台"组成(三)

    model)。一个简单的验证平台框图:在UVM中,引入了agent和sequence的概念,因此UVM验证平台的典型框图长这样:通知:本章更新后在更新一篇《IC
    发表于 12-02 15:21

    IC验证"一个简单的UVM验证平台"是如何搭建的(六)

    组件,是整个验证平台数据流的源泉。本节以一个简单的DUT为例,说明一个只有driver的UVM验 证平台是如何搭建的。最简单的验证平台,假设有如下的DUT定义:这个DUT的功能非常简
    发表于 12-04 15:48

    数字IC验证之“什么是UVM”“UVM的特点”“UVM提供哪些资源”(2)连载中...

    原文链接:https://zhuanlan.zhihu.com/p/345775995大家好,我是一哥,上章内容主要讲述两个内容,芯片验证以及验证计划。那本章我们主要讲述的内容有介绍什么是uvm
    发表于 01-21 16:00

    数字IC验证之“构成uvm测试平台的主要组件”(4)连载中...

      大家好,我是一哥,上章一个典型的uvm验证平台应该是什么样子的?从本章开始就正式进入uvm知识的学习。先一步一步搭建一个简单的可运行的测试平台。  本章首先来介绍一下构成uvm测试
    发表于 01-22 15:33

    数字IC验证之“搭建一个可以运行的uvm测试平台”(5)连载中...

    transaction,以及创建用于产生事物的事物发生器sequence。  在uvm验证平台中穿梭各个组件之间的基本信息单元是一个被称为tran
    发表于 01-26 10:05

    基于UVM验证平台设计研究

    基于UVM验证平台设计研究_王国军
    发表于 01-07 19:00 4次下载

    UVM验证平台执行硬件加速

    UVM已经成为了一种高效率的、从模块级到系统级完整验证环境开发标准,其中一个关键的原则是UVM可以开发出可重用的验证组件。获得重用动力的一个
    发表于 09-15 17:08 14次下载
    <b class='flag-5'>UVM</b><b class='flag-5'>验证</b>平台执行硬件加速

    ASIC芯片设计之UVM验证

    百度百科对UVM的释义如下:通用验证方法学(Universal Verification Methodology, UVM)是一个以SystemVerilog类库为主体的验证平台开发框
    发表于 11-30 12:47 1431次阅读

    UVM Transaction-Level Modeling (TLM)概述

    验证生产力的关键之一是在一个合适的抽象级别上考虑验证问题。也就是说,在验证DUT时应该创建一个支持适当抽象级别的验证环境。
    的头像 发表于 05-22 09:58 737次阅读

    典型的UVM Testbench架构

    UVM类库提供了通用的代码功能,如component hierarchy、transaction level model(TLM),configuration database等等,使用户能够创建任何类型的Testbench架构
    的头像 发表于 05-22 10:14 2007次阅读
    典型的<b class='flag-5'>UVM</b> Testbench架构

    UVM Transaction-Level Modeling (TLM)介绍

    验证生产力的关键之一是 **在一个合适的抽象级别上考虑验证问题** 。也就是说,在验证DUT时应该创建一个支持适当抽象级别的验证环境。虽然DUT实际接口都是信号级的,但有必要在
    的头像 发表于 05-22 16:19 818次阅读

    UVM TLM的基本概念介绍

    UVM中,transaction 是一个类对象,它包含了建模两个验证组件之间的通信所需的任何信息。
    的头像 发表于 05-24 09:17 1678次阅读
    <b class='flag-5'>UVM</b> TLM的基本概念介绍

    验证组件配置参数

      UVM提供了一种配置机制允许验证环境集成者在不知道验证组件的具体实现的条件下配置环境,示例: uvm_config_db是一个type-
    的头像 发表于 06-14 10:20 560次阅读
    <b class='flag-5'>验证</b><b class='flag-5'>组件</b>配置参数

    数字IC验证之基本的TLM通信

    提高验证生产力的关键之一就是在合适的**抽象层次**思考问题和完成验证工作,为此UVM提供了 **事务级别(transaction level
    发表于 06-25 11:42 504次阅读
    数字IC<b class='flag-5'>验证</b>之基本的TLM通信

    fpga验证uvm验证的区别

    FPGA验证UVM验证在芯片设计和验证过程中都扮演着重要的角色,但它们之间存在明显的区别。
    的头像 发表于 03-15 15:00 1386次阅读