Verilog并行FIR滤波器设计
FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR 滤波器具有严格的线性相频特性，同时其单位响应是有限长的，因而是稳定的系统，在数字通信、图像处理等领域都有着广泛的应用。
FIR 滤波器原理
FIR 滤波器是有限长单位冲击响应滤波器。直接型结构如下：
FIR 滤波器本质上就是输入信号与单位冲击响应函数的卷积，表达式如下：
FIR 滤波器有如下几个特性：
(1) 响应是有限长序列。
(2) 系统函数在 |z| > 0 处收敛，极点全部在 z=0 处，属于因果系统。
(3) 结构上是非递归的，没有输出到输入的反馈。
(4) 输入信号相位响应是线性的，因为响应函数 h(n) 系数是对称的。
(5) 输入信号的各频率之间，相对相位差也是固定不变的。
(6) 时域卷积等于频域相乘，因此该卷积相当于筛选频谱中各频率分量的增益倍数。某些频率分量保留，某些频率分量衰减，从而实现滤波的效果。
并行 FIR 滤波器设计
◆设计说明
输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KHz 的信号。设计参数如下：
输入频率： 7.5MHz 和 250KHz
采样频率： 50MHz
阻带： 1MHz ~ 6MHz
阶数： 15（N-1=15）
由 FIR 滤波器结构可知，阶数为 15 时，FIR 的实现需要 16 个乘法器，15 个加法器和 15 组延时寄存器。为了稳定第一拍的数据，可以再多用一组延时寄存器，即共用 16 组延时寄存器。由于 FIR 滤波器系数的对称性，乘法器可以少用一半，即共使用 8 个乘法器。
并行设计，就是在一个时钟周期内对 16 个延时数据同时进行乘法、加法运算，然后在时钟驱动下输出滤波值。这种方法的优点是滤波延时短，但是对时序要求比较高。
◆并行设计
设计中使用到的乘法器模块代码，可参考之前流水线式设计的乘法器。
为方便快速仿真，也可以直接使用乘号 “*” 完成乘法运算，设计中加入宏定义 SAFE_DESIGN 来选择使用哪种乘法器。
FIR 滤波器系数可由 matlab 生成，具体见附录。
/***********************************************************
> > V201001 : Fs：50Mhz, fstop：1Mhz-6Mhz, order： 15
************************************************************/
`define SAFE_DESIGN
module fir_guide (
input rstn, //复位，低有效
input clk, //工作频率，即采样频率
input en, //输入数据有效信号
input [11:0] xin, //输入混合频率的信号数据
output valid, //输出数据有效信号
output [28:0] yout //输出数据，低频信号，即250KHz
);
//data en delay
reg [3:0] en_r ;
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
en_r[3:0] <= 'b0 ;
end
else begin
en_r[3:0] <= {en_r[2:0], en} ;
end
end
//(1) 16 组移位寄存器
reg [11:0] xin_reg[15:0];
reg [3:0] i, j ;
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
for (i=0; i< 15; i=i+1) begin
xin_reg[i] <= 12'b0;
end
end
else if (en) begin
xin_reg[0] <= xin ;
for (j=0; j< 15; j=j+1) begin
xin_reg[j+1] <= xin_reg[j] ; //周期性移位操作
end
end
end
//Only 8 multipliers needed because of the symmetry of FIR filter coefficient
//(2) 系数对称，16个移位寄存器数据进行首位相加
reg [12:0] add_reg[7:0];
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
for (i=0; i< 8; i=i+1) begin
add_reg[i] <= 13'd0 ;
end
end
else if (en_r[0]) begin
for (i=0; i< 8; i=i+1) begin
add_reg[i] <= xin_reg[i] + xin_reg[15-i] ;
end
end
end
//(3) 8个乘法器
// 滤波器系数，已经过一定倍数的放大
wire [11:0] coe[7:0] ;
assign coe[0] = 12'd11 ;
assign coe[1] = 12'd31 ;
assign coe[2] = 12'd63 ;
assign coe[3] = 12'd104 ;
assign coe[4] = 12'd152 ;
assign coe[5] = 12'd198 ;
assign coe[6] =