HFTA-07.0：时钟和数据恢复电路中的精密参考时钟应用

本文讨论从GSM到OC-192及更高版本的高速串行通信的时钟数据恢复（CRD）。它解释了如何通过典型链接转换和重新捕获数据。本文还研究了不同的CDR方案以及参考振荡器在通信链路发射端和接收端的作用。

时钟数据恢复 （CDR） 在电信、光收发器、数据和存储区域网络以及无线产品中的应用比比皆是。随着设计需要更大的带宽，以及分配和频谱带宽使用量的增加，CDR技术的优势变得越来越重要。此外，供应商及其产品正在从并行接口迁移到串行接口，用于系统和板级接口。

近年来，CDR技术的使用越来越多，因为需要处理背板上更宽的并行总线宽度，同时管理接收器的时钟和数据偏斜。此外，路由这些信号可能很困难，因为它们会消耗电路板空间和功耗，并且需要多层布线方案来管理信号和线路端接。使用高位宽数据总线产生的EMI也是一个问题。

由于新通信技术的出现、电信号处理的改进以及需要通过 FR-4 和背板、光学和无线介质发送多千兆位电信号，CDR 非常重要。在传输之前将时钟和数据结合起来的通信技术并不新鲜。时钟和数据的组合确保时钟和数据信号始终同时到达。然而，诀窍是接收器上的时钟和数据分离。这是通过CDR电路实现的。从并行到串行格式获取数据的产品（反之亦然）称为串行器/解串器（或简称“SerDes”）。这些产品通常具有CDR模块来反序列化串行数据流。

本文探讨了在高速串行通信链路应用中成功实现CDR所需的CDR组件。概述了典型的高速串行通信链路，介绍了如何通过链路转换和重新捕获数据。针对一般 CDR 拓扑讨论了不同的 CDR 方案。此外，还特别注意参考振荡器在链路发射侧和接收端的作用。

高速串行通信中的时钟和数据恢复

图1提供了高速串行通信链路的基本示意图。并行数据（位 b1， b2， b3,...bn） 以频率 f 到达传输串行器t.在序列化程序中，数据从并行格式转换为串行格式。开发串行比特流的最小比特率等于 n x ft，其中 n 是并行数据位的总数。由此产生的频率（比特率）可以高于ft取决于数据是编码为满足误码率 （BER） 性能的通道要求，还是在接收端 CDR 提供丰富的转换内容。 Reed-Solomon前向纠错（FEC）和8B10B编码分别是信道编码或在接收CDR处创建丰富转换内容的每个示例。 然后，该串行数据准备好传输到通道并发送到接收器， 终于到达反序列化器。此基本通信模块适用于通过光纤、空气或背板传输的数据。

图1.时钟和数据恢复是高速串行通信链路的基础。

定时（时钟）在CDR应用中至关重要。在系统设计过程中，设计人员确定如何将数据从并行格式驱动为串行格式，以便通过通道进行传输和接收，同时等待传输信号的通道失真。将设计劣化对数据信号的影响降至最低对于保护信噪比和保持误码率性能非常重要。例如，在跨背板的数字传输方案中，系统的抖动性能非常重要，因为高速电信号会穿越各种长度（FR-4和背板），从而导致信号电平和时变失真方面的信号衰减。

时钟数据恢复的核心是基于锁相环（PLL）的电路，在某些情况下可以基于数字。图2是基本PLL框图，可用于通信链路的串行器或传输端，如图1所示。PLL模块包括一个鉴频检波器（PD）、滤波器（LPF）、压控振荡器（VCO）和一个分频链（1/n）。分频链用于为PD提供相当的频率输入。通过这种方式，VCO的输出与非常稳定的基准输入V相位对齐裁判.该PLL模块的目的是将参考频率乘以固定量（n），即VCO的固有频率。在大多数情况下，V裁判将基于石英，提供高度的稳定性和准确性以及出色的相位噪声特性。此外，该基准电压源可以进行温度补偿或电压补偿，具体取决于所需的应用或系统要求。在基于 SONET 的应用程序中，此引用可能满足特定的层级别（即层级别 3、3E 或 4）。

图2.时钟乘法应用由PLL驱动。

在接收端，CDR PLL模块的外观略有不同，以满足检索时钟和数据的需求。如图3所示，组合的时钟/数据信号通过缓冲器进入PLL模块，该缓冲器馈送两条不同的路径。一条路径馈送数据决策 （DEC） 模块，而第二条路径馈送时钟恢复模块。时钟恢复模块看起来非常类似于图2的PLL模块减去1/n模块。从VCO恢复的时钟用作DEC的采样输入、相位频率检波器的反馈，以及下游的系统时序要求。在图1中，该恢复时钟被分频为并行时钟频率，以驱动解串器模块。

图3.对基本PLL模块的修改用于实现CDR电路。

时钟/数据恢复中的参考振荡器

图中所示的参考振荡器说明了应用于振荡器输入的VCO。该电压控制由LPF级建立。通常，VCO或压控晶体振荡器（VCXO）可用作环路振荡器，如图3所示。环路振荡器的主要作用是跟踪输入时钟/数据的频率偏差。此外，它还将此时钟提供给 CDR（解串器）下游的其他组件。这是通过LPF的输出实现的，LPF驱动VCO或VCXO的电压控制输入。

在电信、无线和数据通信的CDR应用中，输入的数据信号加时钟应具有相对稳定的频率特性。这假设传输时钟满足一定的精度和稳定性规格。在接收侧，设计排除了最小和最大精度/稳定性。如果发射时钟频率预计为规定频率的±50ppm，则接收时钟将具有最小±50ppm的频率调整能力。但是，出于设计目的，请考虑略大于±50ppm的频率调整能力。这种扩展的频率调整功能可适应信道的任何额外信号频率失真或通信中断。

尽管PLL试图驱动到静态状态，这意味着频率锁定已经建立，但在某些情况下，电压控制输入可能会以高于预期的速率移动。LPF 带宽决定了 PLL 可以保持锁定的最大速率。最终，接收VCO（或VCXO）的作用是跟踪和再现恢复的时钟。

在CDR中没有数据/时钟输入的情况下，CDR需要在指定的时间内为任何下游通信要求（即解串器）提供参考信号。

在某些应用中，将使用VCO/VCXO组合。在图 4 中，VCO/VCXO 至少为通用 CDR 配置带来了两个好处。首先，增加VCXO可以快速调节VCO频率，使其与预期的时钟/数据信号相匹配。选择VCXO频率以匹配预期的时钟频率范围。例如，宽带VCO可能需要数千个样本才能锁定到传入数据流。VCXO和锁检测电路的添加可确保VCO保持一定的工作频率，并有助于在启动条件下提供更可预测的锁定时间。其次，如果时钟/数据输入长时间丢失，则添加VCXO很有帮助。在没有时钟/数据信号的情况下，系统将参考非常稳定的基于石英的振荡器（V裁判） 提供保持，直到时钟/数据信号从信号丢失 （LOS） 中恢复。保持是一种规范，适用于参考时钟在特定时间段内保持一定精度的能力（例如，4 小时内保持 ±6.24ppm）。

图4.对基本 CDR 块的修改可轻松锁定传入时钟/数据流。

结论

各种解决方案适用于时钟/数据恢复和重定时、串行器和解串器、时钟发生器和通信应用的TCXO。这些器件允许设计人员开发频率范围为 10MHz 至 10GHz 的电路，并支持从 GSM 到 OC-192 及以上的应用。随着设计对更大带宽的要求越来越高，CDR 技术是电信、光收发器、数据和存储区域网络以及无线应用的理想选择。

审核编辑：郭婷