技术论文 I PA MMIC 设计中的射频/微波 EDA 软件设计流程注意事项

本文作者：Cadence AWR Team，首发于 High Frequency Electronics 网站专栏。

预计阅读时间：29分钟。

随着集成电路 (IC) 技术不断发展，该领域的设计师要不断适应在性能、成本、效益和风险等因素驱动下不断变化的制造技术。如今，和固态技术打交道的功率放大器设计师必须灵活使用各种工艺，包括砷化镓 (GaA)、氮化镓 (GaN) 和碳化硅 (SiC) PHEMT、射频互补金属氧化物半导体 (RF CMOS) 和砷化镓或硅锗 (SiGe) 异质结双极晶体管 (HBT) 等。

同样，要应对不同的设计挑战，需要使用不同的放大器类别和/或拓扑结构，如 AB 类放大器、达林顿多晶体管配置、开关模式功率放大器和数字预失真。从一种技术切换到另一种技术，意味着某些技能和知识是可以转移的。这些技能中最基本的是有效使用电子设计自动化 (EDA) 工具来设计 MMIC。更具体地说，这是一种战略、设计流程或指南，阐述了如何从需求和工艺设计套件 (PDK) 入手，直到处理更复杂的需求。

本文将从系统的角度研究砷化镓 (GaA) 伪形态高电子迁移率晶体管 (pHEMT) 功率放大器 (PA) 的设计方法。该设计方法使用了 Cadence AWR Microwave Office 电路设计软件实现了一个简单的 A 类砷化镓 pHEMT 单片微波集成电路 (MMIC) 功率放大器设计，重点关注大多数功率放大器设计项目的设计流程及其基本特征。将首先介绍设计收敛的概念，然后阐述参数化设计，要理解 PA 设计过程中的每一步，这些是需要了解的关键概念。

01

通用设计流程

设计流程有时看起来比较混乱，但在从概念到完成的整个设计过程中，是有逻辑和顺序可言的。设计流程可以用几种不同的方式来看待，也许这就是造成混乱的原因。如果把设计流程看成是一系列重复或迭代步骤，直到仿真性能趋向于符合所需的要求，就很容易忽略设计的基本结构，而这种结构使其成为一种可重复、可靠的方法。自上而下的设计流程是非常理想的，因为这实现了可预测性。通过将设计参数与整体性能联系起来，工程设计团队可以通过明确定义的因果关系深入探索设计的各个元素。

另一方面，自下而上的设计在一定程度上保证了每个设计元素都能实现工程团队所设想的必要功能。通过从微观到宏观、从网表到行为、从布线图到示意图等角度证明每个器件都做到了这一点，工程团队就可以证明设计符合预期的要求——“设计收敛”。这就是工程设计流程的两个重要标志：参数化设计和设计收敛，是一种非常简洁的设计流程处理方法，在微波 [1-4，6]和模拟混合信号[5]设计方面，已经对此进行了多次阐述。

02

应用于砷化镓 MMIC

功率放大器的设计流程

对于典型的砷化镓功率放大器的设计，其设计流程如图 1 所示。考虑到所需的性能，设计步骤（虚线框）要更为详细；随着探索更复杂的现象，设计团队需要努力定义越来越多的功率放大器行为。在设计的每个子步骤中收集到的对电路的详细了解，最终可以确保完整描述功率放大器的复杂性能——这在本质上是一种“循序渐进”的方法。

图 1：带有迭代分析的通用增量设计流程。

第一次迭代可能只是选择偏置点，但这一步可能也很复杂，如负载牵引或热方面的考虑因素。第二次迭代的重点是输入和输出网络设计方面的线性性能和稳定性。同样，这一步也不能掉以轻心，因为一个大型的线性器件阵列必须采用多支路馈电，不仅要为源和负载阻抗提供良好的匹配，还要为阵列中的所有单个场效应晶体管 (FET) 提供相位。线性设计之后是非线性性能，设计在这个阶段真正切入正题；在保证线性增益和稳定性的同时，还要详细检查饱和度和效率。

必须做出权衡，然后在制作布局时进行微调，之后在设计的第四步（也是最后一步）中提取，输入到仿真中。设计完成之后紧接着进行分析，以确保假设是合理的，并了解二阶效应。此时的工作包括进行全面的电磁 (EM) 分析，以确保布局符合标准和耦合最小化，并进行迭代电热分析，保证通道温度得到充分模拟。最后一步是验证，旨在通过设计规则检查 (DRC) 确认设计可以投入生产，这是最后的机会，可以确保设计在流片之前符合性能、制造、测试和包装的要求。

03

功率放大器设计示例

3.1

设计要求

我们来看一下 GaA PHEMT 功率放大器的设计流程，本示例研究了各种设计考虑因素的作用，并展示了参数化设计和设计收敛是如何体现的。在本例中，要设计的是一个由直流电源供电的 A 类放大器，规格汇总如下：在给定的线性天线输出功率下，最大的功率附加效率 (PAE) Pant，从功率放大器的 P1dB 功率略微回退 ，带有适度的（单级）增益 (G) 和一些天线失配。

3.2

偏置选择

子步骤 3.2.1：电能耗散

为了实现这一设计，用户可以通过一些简单计算来分析偏置选择。在第一个设计子步骤中，与所有步骤一样，有必要清楚地说明要达到什么样的设计要求，确定哪些设计参数对于满足设计要求来说是最重要的，然后证明为这些参数选定的参数值可以满足要求。

如果不选择适当的偏置点和相关的 FET 外围电路，就没有增益 (G)，放大器可能不支持足够的输出功率 (Pant)，而且可能远远达不到线性 (P1dB)。简而言之，如果将 PAE 作为一项设计要求，并将 pHEMT 直流 Ids 和 Vds 视为设计参数，那么第一步就可以从参数化设计的角度入手。

对于实际的功率放大器输出功率，可能需要考虑设计中的其他元素。有时，功率放大器的设计要求并不是只针对功率放大器本身，而是针对系统，或是针对系统和功率放大器两者。图 2 是一个设计合理的从功率放大器到天线的系统，同时重点显示了在将系统要求转化为功率放大器要求时可能需要考虑的几个额外元素。

随着纳入开关和考虑天线阻抗，天线上的功率或系统功率输出与对功率放大器的功率要求联系了起来。

Pout= Pant + Lossswitches + Lossmatch + margin (1)

Lossswitches 是通过发射-接收 (TR) 开关和/或分集开关的损耗（图 2），Lossmatch 是天线上的失配，而 margin 是设计和回退的综合余量。虽然在计算机辅助设计 (CAD) 仿真的理想情况下，功率放大器将提供所仿真的全部功率；但在现实中，功率放大器出厂后，设备与设备或批次与批次之间的输出功率 (Pout) 会出现差异，而用户希望我们在余量中考虑这一点。

图 2：系统图：基于天线性能，影响功率放大器规格的元素

从 (1) 中，功率放大器内的电能耗散 (PDC) 可以根据 PAE 确定：

PDC = exp(Pout/10) * 1/PAE (2)

在无功负载的情况下，漏极-源极电压和 VDC 大致相同——换句话说，在没有漏极（负载）电阻的情况下，直流漏极偏置电压完全降落在晶体管漏极源极上。

IQ = PDC/VDC = IQ(Vgs, Temp) (3)

根据 IQ（静态漏源电流）、器件的 IV 曲线以及相应的栅极-源极电压 (Vgs)，在该电压下，PHEMT 应被偏置为温度的函数。FET 外围电路的尺寸界定：选择 Ids 作为 Vds 的函数，大约在 VDC 和通道温度下 IV 特性曲线“膝盖”之间的中点位置。对中点位置的选择是由 A 类放大器的设计目标决定的，并取决于是否选择 AB、B 等拓扑结构。这体现了第一个设计子步骤的基本方面。

整个子步骤可以通过 AWR Microwave Office 软件快速高效地完成。可以使用两个 IVCURVE 元素中的任何一个来设置直流 IV 扫描，以模拟嵌套的直流扫描分析（双极管的电压过电流或 FET 的电压过电压）。大多数得到广泛支持的 MMIC 工艺包括具有直流偏置温度的 FET 模型，因此可以通过调谐/扫描进一步探索 IV 曲线。经典的 FET IV 曲线图体现了 IDS 与温度的关系（如图 3 所示），也有助于查看电流梯度并判断它是否是实质性的。

图 3：环境温度（蓝色，25℃）和高温（红色，100℃）下的 IV 特征。

子步骤 3.2.2：热耗散

在实际开始小信号设计之前，可以暂停并考虑热影响，特别是考虑到方程 (3) 中存在着温度依赖性。像 GaA PHEMT 这样的 FET 器件是多数载流子器件，其控制端由决定输出端电流的电压主导。对这一物理过程的热敏感性源自多数载流子的浓度增加了，而这又被额外的散射机制所抵消，此类散射机制总体上表现为输出电流随工作温度升高而减少。这是一个负反馈过程。图 3 阐明了这两种效应之间的平衡。在较低的电流下，温度较高的器件在通道中有更多的载流子，由此产生的电流比室温下的器件产生的电流要高。随着自热成为主导因素，温度升高增加了散射，使载流子更难从源极穿越到漏极，从而导致电流减少。

在实践中，pHEMT 的电流变化相对较小[6]，除了非常现实的可靠性考量之外，温度在 pHEMT 设计中的影响比使用双极结型晶体管 (BJT) 的 PA 电气设计要小，因为在双极结型晶体管中，热失控是一个切实存在的问题。从设计流程的角度来看，由于偏置电路对温度很敏感，而且相对于室温和/或基板温度，FET 通道中的温度倾向于“牵引”偏置电路，在初始偏置设计步骤时将温度考虑在内是一种谨慎的做法，但不一定有必要。

子步骤 3.2.3：负载牵引

在功率放大器的偏置选择中，另一个考虑因素是负载牵引，即 FET 在非线性工作中有效输出阻抗的转变。这意味着，随着输入信号功率的变化，FET 将在较低的功率下以线性方式工作，但随着功率的改变，FET 会发生转变。在现实中，在测量一个特定的性能参数时，负载阻抗会改变，这样就可以有利地选择呈现给 FET 的阻抗。另外，鉴于 FET 的运行方式具有某种程度的非线性，这种非线性是如何被负载阻抗改变的呢？这显然是一个参数化的设计流程问题，因为某个指定的性能标准与设计参数（FET 观察到的负载）有关。

因此，当考虑到负载牵引时，仅仅根据负载牵引考虑因素而选择偏置是不够的，还必须说明哪些非线性输出特性被哪个负载阻抗所“牵引”。出于这个原因，负载牵引数据通常以史密斯圆图上的圆圈形式呈现。PAE 或饱和输出功率是典型值，但二次或三次谐波消除也很重要。在更详细的功率放大器设计方法中，如波形工程设计，整个 FET 模型基本上是 FET 的负载牵引数据，使用的是所需输入信号的近似值。由于这些原因，这一步可以视为步骤 3 线性设计的一部分，因为监测的性能标准是 IV 曲线以外的东西。

AWR Microwave Office 的负载牵引工具是一个很好的脚本，可以在设计中调用。图 4 显示了图 3 中所用器件的负载牵引等值线——PAE 的等值线与两个不同的偏置条件的比较。设计师可以根据直流耗散功率（即不同的偏置条件）和呈现给晶体管的不同（负载）阻抗（即负载牵引等高线本身），检查可用效率。从设计的角度来看，也许更重要的是同时使用模拟的负载牵引能力和晶体管与栅极偏置的共轭小信号输出匹配（图 5）。由于最大功率传输需要晶体管的共轭输出匹配，负载牵引等高线对设计流程十分重要，因为最大功率传输和 PAE 的交叉部分有助于实现一个功能良好的功率放大器。有一点需要注意的是：由于这个功率放大器已经被指定为从 P1dB“回退”的模式下工作，小信号 S22 可以用来代替测量值（使用该测量值可以得出大信号等值）。

图 4：使用 AWR Microwave Office 负载牵引脚本模拟 PAE 负载牵引等高线，以比较带有恒定漏极偏置的两种不同的栅极偏置条件。

同样，与热方面的“迷你流程”一样，如果花时间只对 FET 阶段进行负载牵引分析，可以将其作为其余步骤的设计收敛条件。当对输出匹配网络的阻抗有了更好的理解，也可以在以后扩展该步骤，以查看非线性性能，并确认 FET 级的性能。

3.3

线性设计

在不过度简化的情况下，下一步是调整参数，这些参数定义了呈现给 pHEMT 的输入和输出网络，进而先后获得偏置和线性性能。换句话说，流程的参数化设计方面使用户能够调整 FET 观察到的输入和输出阻抗，以便控制线性性能。在先进的流程中，这可能意味着基于功率放大器的基本频率和谐波来设计输入和/或输出网络。设计收敛是另一个流程标准，要实现设计收敛，需维持子步骤 3.2.1 的性能（基本上是维持实现 P 和 Pout 所需的直流偏压），同时获得所需的增益和匹配。

图 5：模拟的 PAE 负载牵引等高线与共轭 S22 匹配。

通常情况下，通过获得正确的偏压和满足输出功率限制而实现的 pHEMT 外围电路，其输入和输出阻抗接近 50Ω，但也许还不够接近，所以可能仍然需要一定程度的阻抗匹配。对于大型 FET，输入栅级-源级电容可能相当大（图 6），因此随着工作频率的提高，输入阻抗将开始随频率变化而变化，输入匹配变得更具挑战性。

在实现输入匹配时应注意稳定性因素，在这一步中，温度考虑的优先级最低。具体来说，如果 PA FET 栅极的直流偏置网络设计得当，带有扼流圈和旁路电容，就有可能产生低频谐振，从而导致振荡的发生。因此，除了将增益 (G) 作为这一步的设计要求外，还应该考虑到线性稳定性指标，如 K 和 B1。在更高级的设计流程中，稳定性也会作为一个非线性设计目标被考虑在内[8]。

尽管输入匹配对于确保发射器链中的早期元件协调运行很重要，但功率放大器的重点是输出端。首先，如果没有正确设计输出网络以获得增益，我们得到的就不是一个放大器，更不可能是一个功率放大器。为了获得最大的电压摆幅，从而获得最高的功率输出，需要使用一个负载电感器，以便将电阻损失降到最低，电阻损失会限制从 FET 漏极测得的 Vdc 可用电压。即：

Vd=Vdc-min(Vds(t))-IdsRe(ZL) (4)

或者说，漏极的可用电压等于直流源电压减去 Vds 最小值，即保持 FET 不超过“膝盖”和保持电压不因负载中任何实际阻抗成分而下降所需的最小 Vds。乍一看，答案是我们需要一个大号 MMIC 电感器；然而，大号 MMIC 电感器通常电阻较大，所以要做一个权衡。进行权衡时必须考虑功率放大器是彻底的单片式（带有片上负载电感器）还是外接式。外接式片外电感器可能相当有吸引力，因为它具有更高的 Q 值和更低的损耗，但信号到达片外设备带来的额外寄生电容和电感会带来进一步的稳定性问题。

前面在讨论负载牵引时提到，良好的输出匹配对于不超出 (1) 中规定的余量也是至关重要的，因此应该通过负载牵引仿真或测量[7]来确定输出匹配，从而确定实现最大功率传输所需的共轭匹配：

Zout = Z*d (5)

其中 Z*d 是 FET/负载电路的阻抗的复共轭，Zout 是FET/负载电路的输出匹配网络的阻抗，并在其输出端由所需负载（通常为 50Ω）终止。

随着 Pout 变得越来越大，这一点变得愈发重要。功率放大器的作用是为天线提供功率，如果在功率放大器 FET 和代表功率放大器的引脚或连接器之间储存或耗散功率，就无法实现这个目标。设计一个适当的匹配网络，将 FET 漏极处的“不完全等于 50Ω”变为引脚/连接器处的“尽可能接近 50Ω”，可能是从不达标变成超标的关键。

这一步的设计收敛应该确认直流偏置仍然为预期的 PAE 提供额定的直流功耗，并确认线性增益 (G) 以及任何输入和输出匹配标准（分别以 VSWR 或 S11/S22 表示）已经实现。

在 AWR 软件中实现这一点非常简单，与设计小信号放大器或无源电路没有区别。创建原理图，在几个图形上执行所需的测量值就可以了。要想加快后续步骤的进度，有一个小提示：可以按层级结构设置电路，仿真平台位于最上层，特别是对于非线性仿真而言，但一定要使用理想元件，让初始原理图简单易懂，并保留 MMIC PDK 螺旋电感器模型，直到拓扑结构更加明确。这往往会使关键的设计参数在早期更容易确定，因为不会由于寄生效应而混淆结果。

图 6：PHEMT 的输入和输出阻抗与 50Ω 不匹配，而且电容值很高。

从图 6 可以看出，晶体管的 S22 几乎位于对应于 50Ω 的阻抗圆圈的实部。（图 5 也显示了这个值位于史密斯圆图的上半部分，作为共轭匹配）。这使得共轭匹配似乎只需要增加一个等效的串联电感，但在更高的频率下，这样做更难实现（因为互连的长度将电感变成了传输线），而且功率输出也会上升（因为根据设计规则，需要使用更粗的线路来传输电流）。通常情况下，这种操作会比较复杂，需要使用一些阶梯式阻抗变压器来实现阻抗的实部匹配，以及与任何虚部实现共轭匹配。对于这种设计，几纳米的等效电感（图 7）就已足够，但如果是位于芯片上，或者用于封装，如果考虑到提到的尺寸和电流处理的限制，这样做不可行，那么如何实现这一点就要取决于布局。

图 7：匹配的输出阻抗，为此使用一个集总电感来提供晶体管 S22 的等效共轭阻抗。

回过头来参考图 5，注意最大功率传输的匹配并不对应于最佳 PAE 的匹配。当考虑到设计的非线性方面时，需要作出权衡，但在这一点上，我们已经通过完成小信号设计标准（即我们希望实现的匹配）实现了小信号的设计收敛。

3.4

非线性设计

第三次设计参数/收敛迭代侧重于非线性性能、PAE 以及通过微调偏置和匹配得到的 P1dB。但与线性设计步骤一样，为了实现设计收敛，已经获得的参数不应受到干扰，所以必须在不牺牲增益、匹配和（也许在这一步是最重要的）稳定性的情况下优化非线性性能。以破坏设计稳定性的方式来提高 PAE 是很有吸引力的——毕竟，要想在相同的直流电源下获得更多的功率，只需制造一个振荡器就大功告成了！

从设计流程的参数化设计要求的角度来看，在这一步中控制性能的设计参数似乎与上一步相同，只是我们使用非线性仿真器来观察 PAE 和 P1dB（或其他一些非线性的衡量标准）。其实非常适合在这一步中对输入和输出匹配网络的实际构成多加考虑，其中包括偏置线、接地以及片外和片内的键合线或 bump。通常情况下，我们会监测寄生源电感的界限，从而为布线图（边界焊盘的数量和位置）和封装（键合线的数量和长度）提供指导，其中不仅涉及到降低非线性性能标准，还要确保仍然满足与前面的子步骤相关的要求。

在这一步中，重点是在输入功率逐渐上升时，努力将线性输出功率的压缩点向外推，以及提高 PAE。要做到这一点（继而实现这一步的设计收敛），所采取的策略重点是最大限度地减少寄生效应和略微调整偏置条件。我们可能会很想改变 FET 外围电路，但这样做是有风险的，在涉及到负载牵引的情况下更是如此，因为我们可能已经根据对 FET 输入和输出阻抗的详细了解对设计的线性部分进行了优化。如果 (3) 中的 IQ 可以回退，以提高 PAE 而不损害线性性能，那么就可以用较低的电流制造一些热余量。

关于 FET 建模，应该强调一点：清楚而详细地了解 FET 的非线性行为，了解正在使用的模型在多大程度上捕捉到了这些非线性行为，这一点至关重要。例如，如果目的是通过巧妙的阻抗匹配（作为扩大 P1dB 的一种方式）来尽量减少三阶谐波的产生，那么所使用的模型不仅应该能准确地通过 gm（基于电流的非线性）或 Cgs/Cgd（基于电容的非线性）的导数产生三阶谐波，而且在负载阻抗不等于 50Ω 的情况下也要做到这一点。对模型的这种要求并非是微不足道的，相反，在没有验证模型是否具有这种能力的情况下，试图模拟和“设计出”这种行为是非常不明智的，只会浪费时间。

如果项目组织的仿真平台样式（图 8）已经确定，AWR Microwave Office 非线性仿真可以与线性分析重复使用，只需更改仿真平台上执行的测量——AWR 软件中的端口（乃至非线性源端口）作为 S 参数终端，因此可以从图表中获得两种用途。在 AWR Microwave Office 软件中，端口元素既是线性终端又是子电路/层次元素。如果仿真平台的底层原理图在一开始包括片外或偏置相关的寄生效应，那么在所有分析中重复使用底层原理图是很重要的。此外，如果功率放大器是 C 级或更高的等级，设计师可以开始使用瞬态分析，并且仿真平台原理图层面上的仿真设置保持不变。

图 8. 项目开发的仿真平台样式，其中（左）线性分析和（右）非线性分析共用同一个子电路，以确保参数化设计和设计收敛标准的一致性。

对于本例而言，重要的非线性测量值是 PAE 以及增益压缩（图 9）。PAE 是需要进行优化的参数，但在本设计中引入的原始约束是让功率放大器从 P1dB“回退”。这意味着，对于一些给定的输出功率，功率放大器的实际工作点必须对应于一个输出功率，即略低于放大器增益的压缩点。

图 9：晶体管的 PAE (%) 和输出功率 (dBm)：针对最大 PAE 而优化匹配与针对最大功率传输而共轭匹配。

如果该特定的 FET 尺寸和偏置与针对最大功率传输的共轭匹配一起使用，那么功率放大器在较低的输出功率下会压缩，不能提供最佳的 PAE。图 5 中的负载牵引等高线就表明了这一点，因为共轭 S22 匹配与该偏置点的负载牵引结果的交叉显示，功率放大器将不会实现 PAE 最大值。该偏置点的负载牵引等高线清楚表明，这两者不能同时实现。

在实践中，更常见的情况是，功率放大器的设计要求晶体管要以牺牲 PAE 为代价实现共轭匹配。在这种情况下，负载牵引将是相对于最大功率传输，而不是相对于 PAE。这将产生一个最佳匹配，它不会对应于小信号 S22，但会给出一个阻抗，“牵走”小信号 S22。

3.5

提取 layout

完成电路设计后，最后的设计步骤是实际布置功率放大器。如果在原理图上没有捕捉到互连，那么参数化设计的要求就会有点丧失存在感，因此，微带或共面波导元件应该尽可能摆放在原理图上，这样长度和宽度就可以与维持整体芯片的性能标准联系起来。不少 MMIC 设计（包括功率放大器）从来没有顺利通过产品开发的这个阶段，原因很简单：在设计过程的这个阶段，在无休止的“移动一条线，运行电磁求解器，进行电路仿真....然后再来一次”的过程中，这种参数化设计的要求渐渐消失了。面对几十个或上百个互连和一个不能实现设计收敛的提取layout图，设计团队必须尽早确定哪些互连控制着 MMIC 的关键性能。如果 MMIC 的 PDK 支持键合焊盘，那么它们也应该被纳入参数化设计阶段。

在包含所有这些影响的名义仿真确认整体芯片性能标准得到满足之后，设计收敛就完成了。小规模（小于芯片规模）的电磁分析可以在本地完成，以确认输入和输出匹配网络达到了所期望的性能，如公式 (5) 所定义的那样。

在功率放大器设计流程的这一阶段，AWR Microwave Office 软件中的流程非常有帮助。沿着通常要进行电路划分的线路（输入匹配、FET 级和输出匹配）使用 EXTRACT 技术，用户能够快速确认布线后的性能是否符合设计早期基于原理图的估计。不要忘记把 PDK 的键合焊盘作为原理图仿真和 EXTRACT 设计（如果可能的话）的一部分。

例如，图 10 显示了一个简单的漏极多支路结构，用于从从本例中使用的 FET 的漏极结构过渡到 50um 厚 GaA 上的 50um 线路中长 100um 的一段，此过程使用了 AWR APLAC HB 仿真与 AWR AXIEM 3D Planar EM 分析。

图 10：Layout中的漏极多支路结构过渡（左）和 EXTRACT 仿真前后的比较（右）。

后继的 PAE 和 Pout 仿真也表明，这些相对较小但有必要的特征会引起非线性性能下降。相比之下，键合焊盘本身（图 11）的变化非常小。

图 11：理想的功率放大器与在功率放大器输出端增加三个平行键合焊盘后的非线性性能对比。

3.6

最终分析

在最后的分析步骤中，我们要在整个设计的背景下（既然设计似乎已经完成）重新审视创建设计时采取的设计假设和简化措施。通过该步骤，设计师能够确保整体至少是各部分的总和，并且在关注设计各个部分的过程中（即将设计分割成较小的部分），其中的任意两个部分没有在无意中被耦合在一起，从而使整体性能受到影响。从这个角度来看，可以将这一步看作是上升一个层次，设计参数是子块（输入匹配、输出匹配、FET/负载、偏置电路等），而不是子块中的各个元件。性能标准是整体的芯片要求，一旦相对于分析对象的性能标准得到满足，就实现了设计收敛，分析对象包括：电磁的电气性能、热可靠性、DRC 可制造性等等。

分析是为了确保二阶效应（如电磁耦合和热效应）不违反早期的设计参数约束和假设。电磁分析将验证关于源极电感和互连寄生的假设，这可能会影响反馈路径，从而增加不稳定性。电磁分析十分耗时，需要使用内存配置较高的工作站，但电磁分析越详细，就越有可能发现潜在振荡或导致性能欠佳的寄生效应。现在，AWR AXIEM 分析和 EXTRACT 流程等电磁仿真应该在顶级芯片上运行，而不只是单独考虑每个设计子块。在这两者之间反复运行是一个很好的策略，可以隔离此时发现的任何问题。

正式的有限元法 (FEM) 热分析再次确认了通道的工作温度。经过十余年的发展，电磁分析已经足够稳健，可以纳入 MMIC 设计师的流程中，热分析也是如此。尽管热分析刚出现不久，而且与电气工程师可能熟悉的其他步骤不同，但在 MMIC 工具集中，热分析非常简单，也非常有用，不进行热分析就太可惜了。为功率放大器设计的许多假设提供支持的是 FET 通道的工作温度。在布线确定后，所有的金属化流程都已完成，通过电热分析，我们可以再次确认关于 FET 通道间距和直流偏置的决定是否妥当。集成在 AWR 软件中的 Cadence Celsius Thermal Solver 可以在几个小时内完成这一流程。

如果电磁或热验证步骤因没有实现设计收敛而失败，可以增加互连的宽度或缩短互连的长度，以尽量减少电感，或增加互连间距以避免电容，也可以增加 pHEMT 导引之间的间距，以加强通道散热。简而言之，对于 GaA pHEMT 功率放大器设计师来说，在许多情况下可以把热考虑作为一种次要影响，在验证期间通过一个分析步骤来处理。当然，并不是要处理激进的热规格或可靠性要求。

这一步的问题是，设计师实际上可能成功地发现设计中的问题。因为设计参数已经被抽象化了，如果分析没有与设计要求形成收敛，那么设计师就有可能不知道要修正什么（即移动哪个互连，缩短哪个键合线等等）。分析工具会指出设计存在问题，但如果没有能力通过参数化模型直接将因果关系联系起来，最好是凭借经验判断。无休止地花几天或几周的时间反复“移动一条线，运行一次电磁模拟”很少能找到答案。最后且同样重要的是，需要实现设计到制造的收敛：在交付设计时，一定要附带基于代工厂的设计规则检查 (DRC)。AWR Microwave Office 软件包括 DRC 和电路布局验证 (LVS) 工具，而一些代工厂在一天或更短的时间内就可以为设计师完成这一工作。

4

总结

从一种技术切换到另一种技术，要求某些技能和知识是可以转移的。这些技能中最基本的是有效使用电子设计自动化 (EDA) 工具来设计 MMIC。特别是，功率放大器设计师需要一种战略、设计流程和指导方针，以了解如何从规格和 PDK 开始，直到可以应对更复杂的设计要求。

本文使用 AWR Microwave Office 软件设计了一个相对基本的 A 类 GaA pHEMT MMIC 功率放大器，并以此为例说明了典型的功率放大器设计项目的必要步骤。选择 A 类放大器是为了强调流程本身，以及设计师需要采用系统的方法来处理自己的设计和设计流程。事实表明，在设计流程中的每一步，必须清楚地确定所设计的内容，将参数与性能联系起来，并且设计师要知道怎样才算完成了相应的步骤。这种设计方法可以轻松扩展，应用于更复杂的功率放大器和其他电路类型。