【半导光电】先进封装-从2D，3D到4D封装

电子集成技术分为三个层次，芯片上的集成，封装内的集成，PCB板级集成，其代表技术分别为SoC，SiP和PCB（也可以称为SoP或者SoB）

芯片中的整合主要是2D，晶体管采用平铺方式整合在晶圆平面内；类似地，PCB中的集成主要由2D来完成，电子元器件平放在PCB的表面，所以，两者均属2D集成范畴。而且对于封装内部集成来说情况要复杂很多。

电子集成技术分类的两个重要判据：1.物理结构，2.电气连接(电气互连)。

目前先进封装中按照主流可分为2D封装、2.5D封装、3D封装三种类型。

2D封装

芯片中的整合主要是2D，晶体管采用平铺方式整合在晶圆平面内；2D封装方面包含FOWLP,FOPLP和其他技术。

物理结构：所有芯片和无源器件均安装在基板平面，芯片和无源器件和 XY 平面直接接触，基板上的布线和过孔均位于 XY 平面下方；

电气连接：均需要通过基板（除了极少数通过键合线直接连接的键合点）

台积电的InFO：

台积电在2017年开发的InFO技术。InFO技术与大多数封装厂的Fan-out类似，可以理解为多个芯片Fan-out工艺的集成，主要区别在于去掉了silicon interposer，使用一些RDL层进行串连（2016年推出的iPhone7中的A10处理器，采用台积电16nm FinFET工艺以及InFO技术）。

日月光的eWLB：与台积的InFO类似，都属于Fan-out技术

另外，还有一种2D+ 集成

2D+集成是指的传统的通过键合线连接的芯片堆叠集成。也许会有人问，芯片堆叠不就是3D吗，为什么要定义为2D+集成呢？

主要基于以下两点原因：

1）3D集成目前在很大程度上特指通过3D TSV的集成，为了避免概念混淆，我们定义这种传统的芯片堆叠为2D+集成；

2）尽管物理结构为3D，但是它们的电气互连都要经过基板，即首先要经过键合线与基板键合，再将电气互连于基板。这一点与2D集成一样，与2D集成相比，改进了结构堆叠，可以节约封装空间，所以被称为2D+集成。

物理结构：所有芯片及无源器件都地在XY平面之上，有些芯片与基板没有直接接触，基板中布线及过孔都在XY平面之下；

电气连接：均需要通过基板（除了极少数通过键合线直接连接的键合点）

2.5D封装：

2.5D封装通常是指既有2D的特点，又有部分3D的特点，其中的代表技术包括英特尔的EMIB、台积电的CoWoS、三星的I-Cube。

物理结构：所有芯片和无源器件均XY平面上方，至少有部分芯片和无源器件安装在中介层上（Interposer），在XY平面的上方有中介层的布线和过孔，在XY平面的下方有基板的布线和过孔。

电气连接：中介层（Interposer）可提供位于中介层上的芯片的电气连接。

2.5D集成的关键在于中介层Interposer，一般会有几种情况，

1）中介层是否采用硅转接板，

2）中介层是否采用TSV，

3）采用其他类型的材质的转接板；

在硅转接板上，我们将穿越中介层的过孔称之为TSV，对于玻璃转接板，我们称之为TGV

所谓的TSV 指的是：

硅中介层具有TSV集成方式为2.5D集成技术中最为普遍的方式，芯片一般用MicroBump与中介层连接，硅基板做中介层使用Bump与基板连接，硅基板的表面采用RDL接线，TSV是硅基板上，下表面电连接通道，该2.5D集成方式适用于芯片尺寸相对较大的场合，当引脚密度较大时，通常采用FlipChip方式将芯片装夹到硅基板中。

有TSV的2.5D集成示意图：

硅中介层无TSV的2.5D集成的结构一般如下图所示，有一颗面积较大的裸芯片直接安装在基板上，该芯片和基板的连接可以采用Bond Wire或者Flip Chip两种方式，大芯片上方由于面积较大，可以安装多个较小的裸芯片，但小芯片无法直接连接到基板，所以需要插入一块中介层（Interposer），若干裸芯片安装于中介层之上，中介层具有RDL布线可以从中介层边缘引出芯片信号，再经Bond Wire与基板相连。这种中介层一般无需TSV，仅需在Interposer的上层布线来实现电气互连，Interposer采用Bond Wire和封装基板连接。

无TSV的2.5D集成示意图：

英特尔的EMIB：

概念与2.5D封装类似，但与传统2.5D封装的区别在于没有TSV。也正是这个原因，EMIB技术具有正常的封装良率、无需额外工艺和设计简单等优点。

台积电的CoWoS技术

台积电的CoWoS技术也是一种2.5D封装技术。根据中介层的不同可以分为三类，一种是CoWoS_S使用Si衬底作为中介层，另一种是CoWoS_R使用RDL作为中介层，第三种是CoWoS_L使用小芯片（Chiplet）和RDL作为中介层。

台积电InFO（2D）与CoWoS（2.5D）之间的区别在于，CoWoS针对高端市场，连线数量和封装尺寸都比较大；InFO针对性价比市场，封装尺寸较小，连线数量也比较少。

第一代CoWoS主要用于大型FPGA。CoWoS-1的中介层芯片面积高达约800mm²，非常接近掩模版限制。第二代CoWoS通过掩模拼接显着增加了中介层尺寸。台积电最初符合1200mm²的要求，此后将中介层尺寸增加到1700mm²。这些大型封装称为CoWoS-XL2。

最近，台积电公布的第五代CoWoS-S的晶体管数量将增加20倍，中介层面积也会提升3倍。第五代封装技术还将封装8个128G的HBM2e内存和2颗大型SoC内核。

长电科技XDFOI技术：

与2.5D TSV封装技术相比，它具有高性能，高可靠性和低成本的特点。这种解决方案可以实现多层布线层而线宽或者线距可达2um。此外，本发明还利用极窄节距凸块互连技术具有较大封装尺寸，可以集成多个芯片，高带宽内存以及无源器件等。

三星的I-Cube

三星的具有的先进封装包括I－Cube、X－Cube、R－Cube和H－Cube四种方案。其中，三星的I-Cube同样也属于2.5D封装。

3D封装：

3D封装和2.5D封装的主要区别在于：2.5D封装是在Interposer上进行布线和打孔，而3D封装是直接在芯片上打孔和布线，电气连接上下层芯片。3D集成目前在很大程度上特指通过3D TSV的集成。

3D集成和2.5D集成的主要区别在于：2.5D集成是在中介层Interposer上进行布线和打孔，而3D集成是直接在芯片上打孔（TSV）和布线（RDL），电气连接上下层芯片。

物理结构：所有芯片及无源器件都位于XY平面之上且芯片相互叠合，XY平面之上设有贯穿芯片TSV,XY平面之下设有基板布线及过孔。

电气连接：芯片采用TSV与RDL直接电连接

3D集成多适用于同类型芯片堆叠，将若干同类型芯片竖直叠放，并由贯穿芯片叠放的TSV相互连接而成，见下图。类似的芯片集成多用于存储器集成，如DRAM Stack和FLASH Stack。

同类芯片的3D集成示意图：

不同类别芯片进行3D集成时，通常会把两个不同芯片竖直叠放起来，通过TSV进行电气连接，与下面基板相互连接，有时还需在其表面做RDL，实现上下TSV连接。

台积电的SoIC技术：

台积电SoIC技术属于3D封装，是一种晶圆对晶圆(Wafer-on-wafer)的键合技术。SoIC技术就是利用TSV技术来实现无凸起键合结构并将许多不同特性的临近芯片集成到一起并且其中最为关键的、最为神秘的是接合的物质，被称为机密材料，价值达十亿美元。

SoIC技术将同质和异质小芯片集成到单个类似SoC的芯片中，具有更小尺寸和更薄的外形，可以整体集成到先进的WLSI（又名CoWoS和InFO）中。从外观上看，新集成的芯片就像一个通用的SoC芯片，但嵌入了所需的异构集成功能。

英特尔的Foveros技术：

由3D Foveros结构可知，最下半部分为封装基底，上面放置有底层芯片作为主动中介层。中介层中存在大量TSV 3D硅穿孔负责联通上、下层焊料凸起使上层芯片、模块等与系统进行通讯。

三星的X-Cube 3D封装技术：

使用TSV工艺，目前三星的X-Cube测试芯片已经能够做到将SRAM层堆叠在逻辑层之上，通过TSV进行互联，制程是他们自家的7nm EUV工艺。

长电科技的扩展eWLB：

长电科技以eWLB为核心的中介层可以在成熟低损耗封装结构下进行高密度互连，从而提供更加有效的散热以及更加快速的处理。3D eWLB互连（包括硅分割）采用独特的面对面键合方式，不需要昂贵的TSV互连以及高带宽3D集成。

华天科技的3D-eSinC解决方案：

华天科技称，2022年将开展2.5D Interpose FCBGA、FOFCBGA、3D FOSiP等先进封装技术，以及基于TCB工艺的3D Memory封装技术，Double Sidemolding射频封装技术、车载激光雷达及车规级12英寸晶圆级封装等技术和产品的研发。

4D 集成：

物理结构：多块基板采用非平行的方式进行安装，且每一块基板上均设有元器件，元器件的安装方式具有多样化。

电气连接：基板间采用柔性电路或焊接的方式相连，基板中芯片的电气连接多样化。

基于刚柔基板的4D集成示意图：

4D集成定义主要是关于多块基板的方位和相互连接方式，因此在4D集成也会包含有2D，2D+，2.5D，3D的集成方式