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SC6301低功耗超低噪声时钟抖动消除器简介

玩儿转FPGA 来源:玩儿转FPGA 2023-06-21 15:10 次阅读

芯炽集团·新品发布

SC6301

低功耗超低噪声时钟抖动消除器

SC6301是高性能时钟调节器,支持JEDEC JESD204B。当使用设备和SYSREF时钟时,PLL2的14个时钟输出可配置去驱动7个JESD204B转换器或其他逻辑设备。SYSREF可以使用直流和交流耦合来提供。不仅限于JESD204B应用,14个输出均可单独配置为传统高性能时钟系统输出。

SC6301具有高性能、低功耗、双VCO、动态数字延迟、信号丢失保持等特性。因此,SC6301是提供灵活的高性能时钟树的理想选择。

新品简介

01主要性能

支持JEDECJESD204B

超低RMS抖动

76fs RMS Jitter (10kHz到20MHz)

-162dBc/Hz@245.76 MHz

PLL2可提供多达14路差分时钟

最多7个SYSREF时钟

时钟最大输出频率3.1GHz

支持LVPECL, LVDS, HSDS, LCPECL等输出接口

PLL1提供一个VCXO/Crystal缓冲输出

支持LVPECL, LVDS, 2路LVCMOS等输出接口

PLL1

3个备用的输入时钟

手动切换模式

无中断切换和LOS

集成低噪声的晶体振荡电路

具有输入时钟丢失的保持模式

PLL2

相位检测速率:=<155MHz

2路集成低噪声VCO

输出支持1到32整数分频,占空比50%

高精度数字延迟,可自适应性

23ps步进模拟延迟

模式:双PLL, 单PLL, 时钟分布

工作温度:-40℃到85℃

工作电压:3.15V到3.45V

QFN-64封装

02应用场景

无线基础设施

数据交换时钟

网络, SONET/SDH, DSLAM

医疗/视频

测量

03功能框图

bc62d47e-1001-11ee-962d-dac502259ad0.png

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
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原文标题:◣芯炽集团新品发布◥ SC6301 低功耗超低噪声时钟抖动消除器

文章出处:【微信号:HaveFunFPGA,微信公众号:玩儿转FPGA】欢迎添加关注!文章转载请注明出处。

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