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开源的Bluespec SystemVerilog (BSV)语言表现如何?

OpenFPGA 来源:OpenFPGA 2023-06-27 10:14 次阅读

Bluespec SystemVerilog (BSV) 是由Arvind 开发的 Bluespec 语言,这是一种高级功能 硬件 描述编程语言,本质上是Haskell(Haskell ( / ˈh æs k əl / ) 是一种通用的、静态类型的、纯函数式 编程语言,具有类型推断和惰性求值。)的扩展,用于处理一般的芯片设计和电子设计自动化。Bluespec的主要设计者和实现者是Lennart Augustsson。Bluespec 被部分评估(转换 Haskell 部分)并编译为术语重写系统(TRS)。它带有一个SystemVerilog前端。BSV 编译为Verilog RTL 设计文件。

为什么要 BSV?Verilog 不好用?

BSV 是一门高级硬件描述语言(High-Level Hardware Description Language, HL-HDL),与 Verilog 一样,被用于 FPGAASIC 的设计和验证。BSV 于 2003 年被 Bluespec 公司开发,期间是商业收费工具,到 2020 年它的编译器才开源,这才给了我们接触它的机会。

Verilog 的语法简单、特性少,却能全面且精准地描述数字电路,是“小而美”的语言。学习 Verilog 时,只需要掌握3种常见写法:assign, always @ (*) 和 always @ (posedge clk) ,剩下的就依赖于你对电路设计的理解了。当然,这才是最难的,包括各种繁杂的硬件设计思维——状态机、并行展开、流水线化、握手信号、总线协议等。

各位读到这里有没有意识到问题——用如此简单的抽象级别来描述如此复杂的数字电路系统,会不会很吃力?相信每个接触过复杂的 Verilog 系统的读者,都体会过被 always 块下的几十个状态所支配的恐惧,也清晰地记得模块实例化时那几十行吓人的端口连接。因此,我们需要一种抽象层次更高的 HDL 来提高开发效率,BSV 就能胜任这一工作。

对BSV有兴趣的可以看看上面文章《爆肝6万字的 Bluespec SystemVerilog (BSV) 中文教程上线了》。

今天的核心是使用BSV设计一款游戏,看下在实际设计中BSV表现如何~

使用BSV设计《太空入侵者》

绪论

2020年1月,Bluespec开源了bsc(Bluespec SystemVerilog Compiler)。因此我安装了 bsc,这是一个编译器,可以对用BSV (Bluespec SystemVerilog)编写的设计进行高级综合。BSV 与任何其他语言一样,无法通过阅读手册来学习,我认为学习新语言的唯一方法是实际设计应用程序。因此,我尝试使用 BSV 设计《太空入侵者》游戏。

a4b7f8a6-1482-11ee-962d-dac502259ad0.png

BSV

简而言之,Verilog HDL 是一种标准化为 IEEE 1364 的硬件设计语言 (HDL),而 SystemVerilog 是其标准化为 IEEE 1800 的扩展。BSV 是进一步扩展 SystemVerilog 的 HDL。

使用设备

使用的开发板如下:

a50ee710-1482-11ee-962d-dac502259ad0.png

第一步 - 声音 FSM(有限状态机)设计

第一次应用BSV时,声音状态机的规模比较小,所以这是第一个设计目标。

确定声道

游戏中使用了 10 种不同的声音;需要确定同时发生的数量(=声道的数量)。考虑到游戏场景中同时发生的条件,假设有4个通道:玩家自己的船的声音、入侵者的声音1和2、UFO的声音。

声音系统框图

框图如下图所示。声音FSM从之前的设计扩展到4个通道。

a544dc4e-1482-11ee-962d-dac502259ad0.png

第二步——游戏FSM设计

然后继续进行游戏FSM的状态机设计。

在设计声音 FSM 时,我使用基于状态的设计方法来设计 FSM 。本文中的基于状态的FSM设计方法是指将序列手动分解为状态,并为每个状态一一编写规则的方法。这种方法基本上需要与Verilog相同的工时。换句话说,使用高级语言没有什么好处。

另一方面,BSV 有一个名为StmtFSM的库,可以高效地设计状态机。在这个游戏FSM中,我充分利用了这一点,设计时无需手动进行状态分解。在本文中,这种方法将被称为基于序列的方法。

博弈FSM算法

基本上,我发现游戏可以用与用C编写相同的方式来编写。例如,如果我考虑子弹移动、碰撞检测、碰撞处理以及显示和擦除爆炸标记的算法,则算法是对于自己和敌人的子弹来说都是一样的,如下所示。

if(bullet_explosion_timer>=1){//Bulletexploding
bullet_explosion_timer++;
if(bullet_explosion_timer==MAX){
bulletdeletion;//logicaldeletion
erasebullet_explosion_mark;//logicalerasure
bullet_explosion_timer<= 0;
    }
} else {
    if (no bullets and bullet generation condition) {
        bullet generation process;
        bullet sound; // only own bullets, no sound for enemy bullets
    }
    if (bullet exists) {
        Collision detection;
        if (collision with object) { // invader and UFO for own bullets, ship for enemy bullets
            delete bullet; // logical deletion
            erase bullet_mark; // Physical deletion
            object state <= explosion;
            object_explosion_timer <= 0;
        } else if (up down hash || base || bullets) { // bullets: if own bullets, enemy bullets; if enemy bullets, own bullets
            erase bullet_mark; // physical erase
            show bullet_explosion_mark;
            bullet_explosion_timer <= 1; // start timer
        } else { // if no collision
            advance bullet; // if no collision, advance the bullet; // if no collision, advance the bullet
        }
    }
}

另一方面,该对象需要专门的处理,如下面的代码所示。

if(objectstate==explosion){
if(object_explosion_timer==0){
object_explosion_timer<= 1; // start timer
        object explosion sound;
        show object_explosion_mark ;
    } else {
        object_explosion_timer++;
        if (object_explosion_timer == MAX) {
           delete object; // logical deletion
           erase object_explosion_mark; // physical erasure
        }
    }
}

通过应用 StmtFSM,可以将项目符号序列描述为一种算法,而无需将其分解为逐个时钟状态。我用类C语言编写了上面的伪代码,但我只需要将BSV中的'{'更改为seq ,将'}'更改为endseq 。if、while、for等控制语法由bsc进行行为综合,并转换为Verilog中的状态机。

游戏完成

下面的动图展示了可能是世界上第一部由 BSV 设计的《太空入侵者》游戏的视频

完整的入侵者层次结构如下图所示。Button_0 只是一个对板载开关和外部开关进行或运算的电路。入侵者_移动_0是BSV设计的游戏FSM。blk_mem_gen_0是连接到游戏FSM的ROM,用于存储入侵者的模式等。

a6478a10-1482-11ee-962d-dac502259ad0.png

BSV的优势

虽然 BSV 看起来效率更高,但它增加了 bsc 的编译时间,对于大型设计来说可能会超过一个小时。因此,对于这样的设计,修改、模型创建和仿真的TAT(周转时间)将非常长,这可能使其效率低于Verilog。然而,Bluesim 中的仿真速度比 iverilog 中快约 3, 000 倍。

总结

对于这一“语言”,其发展肯定会在某一方面有突出优点,之后才能被慢慢接受,类似SpinalHDL/CHISEL等,但是该门语言目前未在业内受到重视,但是未来的发展我抱有希望

审核编辑:汤梓红

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