Vivado综合阶段什么约束生效？-电子发烧友网

Vivado综合阶段什么约束生效？

在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？

A: Vivado综合默认是timing driven模式，除了IO管脚等物理约束，建议添加必要的时序约束，有利于综合逻辑的优化，同时综合后的design里面可以评估时序。

如果综合只是翻译成网表过程，那么这些约束又有什么用呢？用来优化网表结构吗？

A: 所谓timing driven，时序约束的有无会对网表产生影响，帮助工具尽可能朝着设定的perf ormance优化网表。

我现在用的Synplify的edf ，这个edf 没有加什么约束。

在VIVADO下，EDF 作为顶层是直接跳过综合阶段的，那么就没有优化的过程了，这样做实际效果就会大打折扣，我这样理解没错吧?

A: Synplify综合阶段可以读入sdc的，对综合后的网表也有驱动作用，具体请参考synopsys文档。

从Vivado流程来说，EDF在综合阶段是作为黑盒子，在implementation阶段与其他模块做link，如果添加了时序约束，对EDF这部分逻辑是不影响的，但剩余部分逻辑依然起作用。当然，如果你的顶层就以EDF形式输入，那就没有综合的步骤，直接在impl阶段读入约束。

审核编辑：刘清

声明：本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人，不代表电子发烧友网立场。文章及其配图仅供工程师学习之用，如有内容侵权或者其他违规问题，请联系本站处理。举报投诉

Vivado

Vivado

+关注

关注
19

文章
803

浏览量
66190

原文标题：【Vivado那些事儿】Vivado 综合阶段什么约束生效？

文章出处：【微信号：Open_FPGA，微信公众号：OpenFPGA】欢迎添加关注！文章转载请注明出处。

Xilinx FPGA案例学习之Vivado设计综合约束

在 Flow Navigator 中点击设置, 然后选择Synthesis,或者 selectFlow Settings Synthesis Settings。如图1所示： 1、综合约束 在设置

发表于 11-23 14:16 •5030次阅读

Xilinx FPGA案例学习之<b class='flag-5'>Vivado</b>设计<b class='flag-5'>综合约束</b>

Vivado开发技巧：综合策略与合适的编译顺序

综合（Synthesis）是指将RTL设计转换为门级描述。Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持System Verilog 201

发表于 12-29 14:07 •5945次阅读

VIVADO时序约束及STA基础

时序约束的目的就是告诉工具当前的时序状态，以让工具尽量优化时序并给出详细的分析报告。一般在行为仿真后、综合前即创建基本的时序约束。Vivado使用SDC基础上的XDC脚本以文本形式

发表于 03-11 14:39 •9630次阅读

vivado约束参考文档

（约束指令介绍）UG904 - Vivado Design Suite User Guide -Implementation UG906- Vivado Design Suite User Guide

发表于 09-26 15:35

ISE约束导入vivado总共分几步

最近有些朋友在ISE中做的V7项目需要切换到vivado来，但导入代码后，导入约束时，发现vivado不再支持UCF文件，如果手抄UCF约束到 VI

发表于 03-24 13:54 •8815次阅读

Vivado综合引擎的增量综合流程

从 Vivado 2019.1 版本开始，Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。

发表于 07-21 11:02 •1621次阅读

Vivado进行时序约束的两种方式

上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序

发表于 03-08 17:17 •2w次阅读

Vivado IDE全面了解XDC文件的约束顺序

Vivado IDE约束管理器将任何已编辑的约束保存回XDC文件中的原始位置，但不会保存在Tcl脚本中。任何新约束都保存在标记为目标的XDC文件的末尾。

发表于 11-13 10:53 •4075次阅读

Vivado中XDC文件的约束顺序

很对人在使用Vivado时喜欢使用多个约束文件对整个工程进行约束，同时Vivado允许设计者使用一个或多个约束文件。虽然使用一个

发表于 10-13 16:56 •6816次阅读

vivado多时钟周期约束set_multicycle_path使用

Vivado下set_multicycle_path的使用说明 vivado下多周期路径约束（set_multicycle_path）的使用，set_multicycle_path一般...

发表于 12-20 19:12 •1次下载

Vivado设计约束功能概述

XDC约束可以用一个或多个XDC文件，也可以用Tcl脚本实现；XDC文件或Tcl脚本都要加入到工程的某个约束集（set）中；虽然一个约束集可以同时添加两种类型约束，但是Tcl脚本不受

发表于 06-30 11:27 •3645次阅读

如何在Vivado中添加时序约束呢？

今天介绍一下，如何在Vivado中添加时序约束，Vivado添加约束的方法有3种：xdc文件、时序约束向导（Constraints Wiza

发表于 06-26 15:21 •3788次阅读

Vivado的Implementation阶段约束报警告？

帮到不经常看群消息的小伙伴，另一方面也算是我们的技术积累。 Q：Vivado的Implementation阶段约束报警告？ [Vivado 12-627] No clocks ma

发表于 08-08 14:10 •1173次阅读

Vivado Design Suite用户指南：使用约束

电子发烧友网站提供《Vivado Design Suite用户指南：使用约束.pdf》资料免费下载

发表于 09-13 15:48 •2次下载

Vivado使用小技巧

后的约束在之前版本中已存在，那么Vivado会给出警告信息，显示这些约束会覆盖之前已有的约束；如果是新增约束，那么就会直接

发表于 10-24 15:08 •144次阅读