高速数字接口测试让容限测试更高效-电子发烧友网

数字电路和接口在越来越高的时钟频率下的表现非常类似于模拟电路。所以，为了确保新设计方案和重新设计的方案中接口的质量，必须引入新的测量方法和测量设备。

当今车辆中的信息娱乐系统需要的功能，只有借助新型高速显卡和超快内存才能实现。我们所有的数字社交互动信息都经由大型服务器记录和处理，它们需要快速地从大功率存储器中调取数据，并传输至各下级系统进行处理。

大量的图像不断被拍摄，并以高分辨率格式保存，它们在各种情况下被发往 AI 服务器；先进的算法可快速地处理数据，并输出优质的结果。

一个典型的 AI 服务器与其他先进的计算机系统一样：由一个主板和其他一些先进的组件构成，如：显卡、硬盘和大量相连的交换机。所有这些设备的连接标准均基于 PCI Express (PCIe)。其自 2003 年发布第一代以来，PCI-SIG 标准便一直致力于完成数据率随每一代 PCIe 的更新翻一番的目标。

数据传输速率随 PCI Express 的代际更新而升高

数字电路的挑战

然而，处理更高的数据传输速率意味着电子系统的开发也需要一步步继续发展，这也需要非常多的技巧和耐心。复杂且相互关联的主板系统和增插卡需要仔细拆解为更小的电路，每个子电路都将作为下一阶段的目标进行改进，即使整个电路设计已经完成。

随着对带宽需求的增加，PCIe Gen4 已经在各个市场中取代了上一代技术。与此相适应，开发人员对现行的电路设计进行不断更新，交流有关走线、布线的建议和准则，以最大程度地减少串扰或解决因过孔位置不当导致的 EMI 问题。

这些开发人员往往是探路先锋，他们持续所面临的问题是确定潜在的信号衰减可能发生的位置和原因，以及究竟还存在多大的冗余。简单地将一个插头换为更实惠的品类、最后关头因为力学原因或者供应链而导致的引线分配的微调、固件或硬件的升级，又或者是生产工艺的任何变化都可能是可怕的噩梦，因为解决这些问题需要花费额外的精力和时间来重新对线路板进行设计。

TMT4 PCIe性能综合测试仪

在主板上应用 BIOS 更新可以实现与 NVMx SSD 硬盘间的全速通讯，但也可能引起电气物理层面上的变化。在固件升级期间，与主板连接且与 CPU 通信的交换机和计时器的配置可能会发生变化，在变化之后执行“通道容限测试”可能会得到不同的测试结果。抖动限值的改进随时可能发生，在综合模拟工具中进行准确建模是在确定对 PHY 物理层实际产生影响之前的虚拟验证的关键。然而，模拟并不是总能代表真实的情况，所以仍然必须执行物理层面的测试。

低功耗的 Gen3 和 Gen4 配置常常被重新设置，以实现潜在的节能配置。即使在对电源电路进行微调时，也应该确保电源重新接通的步骤足够快，以满足连接建立时间的要求，因为仅仅是增加几毫秒便可能导致形成一种需要重新验证的新情况。

然而，在这些场景下，重新对线路设计进行验证可能并不经济高效：事实上，对在物联网/消费者应用中销售且依旧使用 PCIe Gen3 连接的非关键性低成本产品进行微小的设计变更后重新花费时间进行实验室验证可能并不合理。

半导体企业需要遵循复杂的决策路径，以便针对某设计变更根据经验作出是否进行新的验证的判断。判断的标准源于风险和成本分析。

在此情况下使用到的测试仪器通常为误码率测试仪 (BERT) 和示波器。这些仪器也在不断发展，以满足每一代 PCIe 标准的要求，但根据用户的经验，这些仪器的操作普遍比较有挑战性。

验证成本不仅仅与硬件的购置成本有关，而且与执行此工作而配备的专家资源的时间成本有关。一名软件操作助手可以通过测试来保证进行每项检测时被测设备都进行了正确的电气连接，但是使用 BERT 和带探头的示波器的整体过程还是需要一名专家全程进行监控。

以链路初始化的验证为例

以链路初始化为例，它是一个物理层的控制过程，其对于设备物理层的初始化和将一些设置应用至链路是不可或缺的。在正常操作中，这个过程是自动的，但如果您对深度的设计验证感兴趣，则需要对特定数据进行编码的软件来允许用户诊断和监控在状态转换期间信号发生的潜在问题。BERT 通常用于精确控制的链路训练和均衡，涵盖三个关键测试领域：合规性、容限测试和故障检测。此外还需要实时示波器，需要高度开发的应用软件在接收端自动完成复杂的测试过程，并与 BERT 实时通讯，交换配置参数数据。

容限测试还需要在 PCIe 插槽的每个通道上依次重复一系列固定的步骤，包括设置触发电压时间。这种涉及多种不同高度开发设备的冗长且复杂的工序可能引入人为失误，进而影响到整个检测程序的效率。

Tektronix 并非寻求 BERT/示波器系统的替代品或是已经广泛使用的 On Chip Lane Margining Tool，而是采取了不同的解决方案。