Chiplet和异构集成时代芯片测试的挑战与机遇

摩尔定律描述了集成电路上晶体管数量大约每两年翻一番的经验规律，它对计算技术进步来说至关重要，比如处理速度或计算机价格。早在1965年，戈登·摩尔（Gordon Moore）就曾指出：“用单独封装和互连的较小功能构建大型系统可能会更经济。”

几十年来，晶圆厂成功实现了数字能力和晶体管密度的指数级增长。今天，芯粒（又称Chiplet）等新的工艺技术与先进封装方案不仅没有违反摩尔定律，反而还在为延续摩尔定律，继续实现数字缩放进步而赋能。

虽然Chiplet近年来越来越流行，将推动晶体管规模和封装密度的持续增长，但从设计、制造、封装到测试，Chiplet和异构集成也面临着多重挑战。因此，进一步通过减少缺陷逃逸率，降低报废成本，优化测试成本通过设计-制造-测试闭环实现良率目标已成为当务之急。

总体质量成本优化策略至关重要

当我们处理更复杂的测试流程时，比如KGD（Known Good Die）测试、最终测试和系统级测试，优化总体质量成本的策略仍然至关重要。策略背后的关键点包括以下几个方面：

在设计过程的初期，新产品导入或大批量生产之前，设计人员和测试工程师需要进行充分协作，利用通用工具进行芯片验证和故障调试;

将某些测试流程转移到整个流程的早期，以减少KGD集成之前的早期缺陷;

将一些测试推迟到制造过程的后期，以降低测试成本，进一步优化成本;

随着制造过程的成熟和稳定，对这些过程进行大数据分析，以便调整制造过程中的测试流程，从而优化总体质量成本。

缺陷逃逸导致报废成本呈几何级数增长

与传统单片器件相比，Chiplet的设计和制造流程明显不同，与制造传统单片半导体器件相关联的报废成本实际上是线性的，包括单芯片成本、封装和组装成本。Chiplet或3D先进封装的制造流程在废料成本的积累方面有很大不同。具体讲，从制造到组装，报废成本呈几何级数增加，因为其中包括了多个管芯、多芯片部分组件或全3D封装的报废成本。

虽然3D封装是摩尔定律继续向前的的推动者，不过这种方法的经济可行性在于，需要能够在制造流程的早期减少缺陷逃逸率，从而降低报废成本。

“左移”还是“右移”？

“左移”是一种在制造流程早期降低缺陷逃逸率降低报废成本，从而3D组件的总体制造成本降至最低的策略。“左移”是在制造过程的早期增加测试覆盖率，以降低缺陷逃逸率并改进潜在检测的能力。

减少缺陷逃逸的方法之一是启用“Known Good”。为减少缺陷逃逸生产“Known Good”的器件，需要在包括晶圆检测和部分封装的阶段，即制造流程的早期，提高测试覆盖范围，同样，还可以在流程中增加额外的测试，以识别新的故障类型或故障模式，例如通过边界扫描的测试覆盖发现与部分组件相关的互连问题。

当然，作为实现“Known Good”的手段，“左移”也需要进行权衡。例如，在制造流程的早期增加测试强度，可以大大降低缺陷逃逸率。然而，“左移”在逐渐接近可接受的缺陷逃逸率时，会导致测试成本持续增加，而缺陷逃逸率降低的带来的报废成本的减少则会递减。

“右移”是增加制造流程后期的测试覆盖率，扩大检测缺陷的能力，在降低成本同时确保质量水平的可行手段。

通常，晶圆测试良率较高的测试项、任务模式测试或需要较长测试时间扫描测试的高良率测试是“右移”的理想候选者。这些测试可以转移到最终测试或系统级测试阶段，或者在两者之间灵活管理，在实现质量目标的前提下进一步降低成本。

不管是“左移”还是“右移”，都是为了在整个制造流程中、质量和良率的最佳组合，最终优化整体质量成本。具体的策略包括：通过降低晶圆检测过程中的缺陷逃逸率，最大限度地降低报废成本;以最高效的方式实现量产测试，从而降低芯片的测试成本;通过大数据推动整个制造工艺的闭环和改进，从而提高良率。

那么在生产中，要选择将测试“左移”还是“右移”呢？

两者兼而有之是问题的答案。为了管理整体质量成本，有必要“左移”和“右移”。左移提供了一种在制造流程早期降低缺陷逃逸率的方法，而右移则可以实现在可控测试成本的同时达到需要的产品质量水平。

“左移”增加了晶圆检测的覆盖率，通过高故障率的结构、参数、扫描及压力测试，为工艺改进和优化提供有价值的信息;“右移”为检测“难以找到”或需要长时间扫描的测试或压力测试提供了一种经济的手段。

在面对“左移”还是“右移”的选择中，优化测试策略是一个动态和持续的过程。大数据为测试策略的决策提供了依据。泰瑞达灵活测试方案和工具组合，可以在整个芯片制造流程中灵活调整测试策略，持续优化制造成本和保障质量。

弥合从设计到测试的差距

Chiplet是先进封装中的组成单元，而3D是先进封装的工艺手段。利用灵活测试可以优化3D制造流程的质量成本。灵活测试可以移动测试覆盖范围，包括晶圆检测、部件装配、最终测试、系统级测试，最大限度地降低实现质量的成本。

事实上，在制造流程的早期，最大限度地降低缺陷逃逸并不是一个静态问题。学习、工艺改进和新技术都为实现整个制造流程中测试覆盖率的平衡提供了机会。因此，在制造流程中灵活地“左移”或“右移”测试覆盖范围的能力很重要。这种灵活性将有助于应对制造过程不断发展的成熟度，并对质量成本的持续优化做出响应。

事实上，减少缺陷逃逸并非事情的全部，还需要考虑良率如何。

为了实现这一点，就要弥合从设计到测试的差距，提升工程效率，以改变器件的调试（debug）和良率学习（yield learning）方式。新的工作流程需要设计，制造和测试工程团队无缝合作的方式，以加快器件的开发并产生学习效果。不仅需要在SLT和ATE测试系统上启用EDA和JTAG工具，还需要通过一组通用的库和调试工具，让设计和DFT工程师可以无缝合作，同时共享关键见解，从而加速芯片开发并缩短学习时间。

值得一提的是，通用的工具集可以弥合设计和测试之间的差距，它可以在制造流程的任何阶段部署，以识别、实施和验证提高良率的机会。例如，该工具集可以在系统级测试中调试故障，在最终测试插入中对故障进行更深入的验证，在晶圆检测中增强的测试覆盖率，以减少缺陷逃逸，并揭示生产流程中的“秘密”，以改进器件或工艺，完全消除缺陷并提高良率。

设计和测试携手创造未来

快速识别是在制造过程早期经济地降低缺陷逃逸率的关键。灵活的测试流程，加上设计和测试工程领域能力的整合，将有助于快速识别、调试和消除故障，同时实现最佳的质量成本。

与3D Fabric Alliance中的EDA、设计、代工、测试和组装合作伙伴合作，对于充分实现灵活的测试流程，并收集满足3D封装设计的质量目标成本所必需的关键学习工具至关重要。

来自EDA公司、DFT、运营、晶圆代工厂、OSAT、ATE-SLT供应商团队之间的合作将是成功的关键。让我们一起努力创造未来，快速实现良率目标。