0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
会员中心
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

设计更简单,运行更稳健,UCIe标准如何“拿捏”Multi-Die系统?

新思科技 来源:未知 2023-07-14 17:45 次阅读

如今,从数据中心到边缘层,再到万物智能网络的深处,先进的Multi-Die系统实现了前所未有的性能水平。Multi-Die系统不是通用的单体架构芯片,而是由一系列异构芯片(也称“小芯片”)组成,其中小芯片针对每个功能组件进行了优化。虽然Multi-Die系统具有更高的灵活性并在系统功耗和性能方面表现优异,但也带来了极高的设计复杂性。


通用芯粒互连技术(UCIe)标准于2022年3月发布,旨在推动Multi-Die系统中Die-to-Die连接的标准化。UCIe可以简化不同供应商和不同工艺技术芯片之间的互操作性。即便符合UCIe标准的Multi-Die系统在开发、测试和制造过程中表现良好,但在实际运行时,又如何确保系统的Die-to-Die连接继续保持稳健安全并经过测试验证呢?本文将探讨如何通过IP、测试、硬件加速等方式满足相关要求,从而确保Multi-Die系统的可靠性。


采用UCIe标准的优势


试想一下这种情形:Multi-Die系统包含两块芯片,分别来自两家不同的供应商,并采用了不同的工艺技术,比如7nm和3nm;而且,还需要这两块芯片能够无缝地相互通信并支持行业标准协议,比如PCI Express(PCIe)和CXL等。要知道,在设计中每添加一块芯片,系统的延迟就会增加,性能也会随之降低。


要让所有芯片协同工作,并克服延迟难题,需要遵循正确的标准。为Multi-Die系统采用UCIe标准具有以下几个优势:


  • 确保互操作性并降低延迟。选择符合UCIe标准的接口IP可以实现芯片之间的无缝连接和互操作性,而又不会影响整个系统。将系统设计为符合UCIe标准,可以在保持相同延迟的情况下降低功耗并提高性能。

  • 借助冗余通道实现故障修复。UCIe规范在PHY的两侧之间提供了冗余通道,可以通过额外的通道实现故障修复。无论是否连接到外部环境,所有芯片都必须通过UCIe通道进行访问、测试和修复,同时UCIe通道还可以用于监测正在发生的芯片问题。


为确保Multi-Die系统能够长期正常工作,除了采用UCIe标准外,还需要从一开始就保证高质量。鉴于Multi-Die系统的复杂性,不仅要在SoC的开发和制造过程中实现更高的质量,还要在现场运行很长时间后继续保持高质量。为此,需要使用高质量的构建模块(即芯片和IP)、硬件加速和验证工具,并开展持续的测试和现场监测(包括修复),从而主动解决各种潜在问题。


如何确保基于UCIe的Multi-Die系统稳健运行


除了控制器和PHY IP外,以下是确保基于UCIe的Multi-Die系统稳健运行的另外三项要求:


1. 使用协议验证IP和硬件辅助验证平台,从一开始就保证质量


在软件仿真器上运行协议验证IP解决方案,有助于从一开始就确保高质量的UCIe组件和接口层,包括现场设备集成(FDI)上的协议层、原始Die-to-Die接口(RDI)上的PHY接口、中间适配层,或Die-to-Die适配器的实现。


随着设计范围扩大至全栈,涉及到多模块芯片组配置和复杂的Multi-Die系统时,只靠纯软件仿真已经难以满足要求,需要运用更多工具来验证整个系统或各个芯片。在对大型Multi-Die系统进行实际验证时,硬件辅助验证(HAV)平台尤为关键,比如新思科技ZeBu硬件加速系统和新思科技HAPS原型系统。为涵盖所有验证用例(从早期的RTL开发,到互操作性和硬件合规性验证),多MHz周期性能、优化的UCIe协议解决方案(事务处理器、速度适配器、硬件接口卡)和系统级调试抽象必不可少。


2. 通过测试确保互连性能符合预期


测试是所有芯片设计过程中的重要一环。在Multi-Die系统中,芯片之间的互连通常基于UCIe等接口。为确保按预期运行,这些互连中不得存在任何固定型故障、开路或短路。信号完整性非常重要,因此必须测量该参数以评估是否存在性能降级情况。UCIe标准要求具有额外的互连以实现冗余。键合后测试可以解决一些可能触发切换互连通道的互连层面问题。在理解故障模型的基础上开发的算法测试也可以用于评估互连缺陷。


3. 采用芯片生命周期管理策略


UCIe接口是Multi-Die系统中芯片之间进行功能通信的主要接口。由于UCIe接口以非常高的速度运行并且是通信的关键路径,因此必须在整个生命周期内对其进行监测和管理。通过监测UCIe的运行状况,可以为汽车、医疗等领域的安全关键型应用提供巨大帮助。例如,在自动驾驶汽车应用中,通过对UCIe的运行状况进行监测,可以让车主及时进行预防性维修,或者提醒车主到店维修,以防在高速道路上发生故障。


新思科技芯片生命周期管理(SLM)系列可在运行期间主动监测UCIe接口,发现通道信号质量下降,即在通道发生故障之前予以修复。此外,它还提供内置自测(BIST),可检测软错误或硬错误以采取纠正措施。


结语


芯片设计正在发生转变。为Multi-Die系统采用UCIe标准只是实现无缝连接和互操作性的第一步。要想驾驭先进Multi-Die系统设计中的复杂性,遵守UCIe标准中的要求是关键。如果想要进一步探索UCIe,或了解新思科技如何助力简化Multi-Die系统设计流程,欢迎查阅新思科技官网,或点击“阅读原文”,了解Multi-Die系统解决方案









原文标题:设计更简单,运行更稳健,UCIe标准如何“拿捏”Multi-Die系统?

文章出处:【微信公众号:新思科技】欢迎添加关注!文章转载请注明出处。

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 新思科技
    +关注

    关注

    5

    文章

    787

    浏览量

    50302

原文标题:设计更简单,运行更稳健,UCIe标准如何“拿捏”Multi-Die系统?

文章出处:【微信号:Synopsys_CN,微信公众号:新思科技】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    最新Chiplet互联案例解析 UCIe 2.0最新标准解读

    与底层基础芯片封装在一起,形成一个系统级芯片。     在单个芯片内部,基于Chiplet架构的IO DieDie-to-Die互联技术是增强单个芯片性能和性价比的关键途径。片内的高速互联可以大大降低数据传输的延迟和功耗。通过
    的头像 发表于 11-05 11:39 630次阅读
    最新Chiplet互联案例解析 <b class='flag-5'>UCIe</b> 2.0最新<b class='flag-5'>标准</b>解读

    新思科技发布全球领先的40G UCIe IP,助力多芯片系统设计全面提速

    IP,可实现异构和同构芯片之间的快速连接。 新思科技40G UCIe PHY IP 能够在同样的芯片尺寸和能效基础上,提供比 UCIe 规范高 25% 的带宽。 集成了信号完整性监控器和可测试性功能从而提高多芯片系统封装的可靠
    发表于 09-10 13:45 389次阅读

    Alphawave推出业界首款支持台积电CoWoS封装的3nm UCIe IP

    半导体IP领域的先锋企业Alphawave Semi近日宣布了一项重大技术突破,成功推出了业界首款基于最新UCIe(Universal Chiplet Interconnect Express)标准
    的头像 发表于 08-01 17:07 757次阅读

    新思科技ZeBu EP和HAPS-100 A12 FPGA的关键用例

    从用于人工智能工作负载的大型单片SoC到复杂的Multi-Die系统,当今的芯片设计对软件和硬件验证提出了更大的挑战。门的数量扩展到数十亿级别,若开发者要想找出软件和芯片缺陷与故障的根本原因,所需的容量也急剧增加。由于产品上市时间压力始终存在,速度和容量成为对验证
    的头像 发表于 07-18 11:04 854次阅读

    新思科技携手英特尔推出可量产Multi-Die芯片设计解决方案

    提供了一个统一的协同设计与分析解决方案,通过新思科技3DIC Compiler加速从芯片到系统的各个阶段的多裸晶芯片设计的探索和开发。此外,新思科技3DSO.ai与新思科技3DIC Compiler原生集成,实现了信号、电源和热完整性的优化,极大程度地提高了生产力并优化系统
    的头像 发表于 07-16 09:42 533次阅读

    新思科技面向英特尔代工推出可量产的多裸晶芯片设计参考流程,加速芯片创新

    3DIC Compiler协同设计与分析解决方案结合新思科技IP,加速英特尔代工EMIB技术的异构集成 摘要: 新思科技人工智能(AI)驱动型多裸晶芯片(Multi-die)设计参考流程已扩展至
    发表于 07-09 13:42 761次阅读

    新思科技针对主要代工厂提供丰富多样的UCIe IP解决方案

    Multi-Die设计之所以成为可能,除了封装技术的进步之外,用于Die-to-Die连接的通用芯粒互连技术(UCIe标准也是一大关键。 通过混合搭配来自不同供应商,甚至基于不同代工
    的头像 发表于 07-03 15:16 905次阅读

    新思科技与英特尔在UCIe互操作性测试进展

    英特尔的测试芯片Pike Creek由基于Intel 3技术制造的英特尔UCIe IP小芯片组成。它与采用台积电公司N3工艺制造的新思科技UCIe IP测试芯片形成组合。
    的头像 发表于 04-18 14:22 688次阅读

    关于2024年Multi-Die系统设计的四个重要预测

    ChatGPT等应用作为生活中不可或缺的工具,需要海量数据才能维持正常运转。
    的头像 发表于 01-11 09:29 576次阅读

    从数月到几小时,这枚Multi-Die系统芯片是如何快速交付的?

    软件已成为当今电子系统中不可或缺的组成部分。从虚拟现实(VR)头显,到高等级自动驾驶汽车,这些由软件驱动的系统都依赖于精密的复杂算法,才能让从元宇宙沉浸式体验到高级驾驶辅助系统等功能得以实现。
    的头像 发表于 12-26 17:53 734次阅读

    数据中心CPU芯粒化及互联方案分析-PART2

    随着核心数量的增长和多die模式的流行,过去几年中,各大计算芯片企业逐渐从Multi-Die模式转向Central IO Die模式。以 IO Die 为代表的新兴互联技术正在打破芯片
    的头像 发表于 12-20 18:51 1925次阅读
    数据中心CPU芯粒化及互联方案分析-PART2

    如何轻松搞定高性能Multi-Die系统

    2D芯片设计中通常为二阶或三阶的效应,在Multi-Die系统中升级为主要效应。
    的头像 发表于 12-19 17:24 612次阅读

    Multi-Die系统验证很难吗?Multi-Die系统验证的三大挑战

    在当今时代,摩尔定律带来的收益正在不断放缓,而Multi-Die系统提供了一种途径,通过在单个封装中集成多个异构裸片(小芯片),能够为计算密集型应用降低功耗并提高性能。
    的头像 发表于 12-12 17:19 1206次阅读

    深度详解UCIe协议和技术

    Universal Chiplet Interconnect Express (UCIe) 是一个开放的行业互连标准,可以实现小芯片之间的封装级互连,具有高带宽、低延迟、经济节能的优点。
    发表于 12-11 10:37 2403次阅读
    深度详解<b class='flag-5'>UCIe</b>协议和技术

    Multi-Die系统,掀起新一轮技术革命!

    利用Multi-Die系统能实现异构集成,并且利用较小Chiplet实现更高良率,更小的外形尺寸和紧凑的封装,降低系统的功耗和成本。Ansys半导体产品研发主管Murat Becer指出:“3DIC正在经历爆炸性增长,我们预计今
    的头像 发表于 11-29 16:35 633次阅读