PCB寄生电容的影响、计算公式和消除措施

一、什么是 PCB 寄生电容？

寄生电容有一个通用的定义：寄生电容是存在于由绝缘体隔开的两个导电结构之间的虚拟电容（通常不需要的），是PCB 布局中的一种效应，其中传播的信号表现得好像就是电容，但其实并不是真正的电容。

寄生电容通常出现在被电介质隔开的任何一对导体之间。

PCB寄生电容

在 PCB 中，寄生电容基本上可以出现在任何地方，可以参考下方的布局，有标记出电容突出的区域，这里只是顶层产生的电容，但其他层都有可能存在电容。

PCB 寄生电容

二、 PCB 寄生电容的影响

传输线中的频带限制行为，在非常高的频率下产生低通滤波器行为

不同电位地之间的噪声耦合，导致共模噪声

噪声或信号耦合到组件中，尤其是绕线电感

高频电容串扰（表现为 FEXT 和 NEXT）

由于电源层和接地层之间的间距而导致的PDN 阻抗修改

EMI 耦合到散热器中，产生共模电流

下图显示了 PCB 布局中寄生电容如何产生的简单示例。在 PCB 布局中，我们有一个由绝缘体隔开的导体排列，形成一个具有等效电容的复杂结构。

下图结构可以建模为电容器的排列，但请注意该结构中的一些寄生电感和电阻。正是这种等效电容和电感决定了 PCB 布局中的阻抗。

两条微带走线之间以及两条走线与附近接地层之间的寄生电容示例

三、 PCB 寄生电容怎么计算？

下图为电容的充电放电循坏图。

电容的充电放电循坏

寄生电容是导体的固有特性，是每单位电势变化的存储量，寄生电容计算公式为：

C=q/v

C：电容，单位：法拉（F）

V：电压，单位：伏特 （V)

Q：电荷，单位：库伦（C）

1）对于不随时间变化的恒定电信号，dv/dt = 0，也就是电位没有变化：

i = 0

2）如果电路回路中有电容，dv/dt会收敛到一个固定值，电位会发生变化，产生电流：

i ≠ 0

四、走线电容的计算

平行板电容的电容为：C= (kA/11.3d)pF

C：电容

A：极板面积

k：板材料的相对介电常数

d：极板之间的距离

走线电容的计算图如下所示：

走线电容的计算图

五、PCB 寄生电容怎么消除？

PCB 布局永远不会完全消除寄生电容，但你可以减少PCB 布局中的寄生电容或者采取一些措施来限制寄生电容对信号和电源完整性的影响。

这里列举10 条可以减少 PCB 布局中的寄生电容的措施：

1、避免平行布线

采用平行布线时，金属之间的面积最大，寄生电容也会最大。

2、移除电源层

电源层通常被认为是交流接地，与接地层完全相同，所以移除电源层与移除导体附近的接地层一样重要。

3、使用法拉第屏蔽或保护环

将法拉第屏蔽放置在两条迹线之间以最大程度地减少寄生电容效应。

4、关键走线尽可能窄和短

为了最大限度地减少寄生电容，使关键走线尽可能窄，以使 PCB 工艺可以处理，与附近的走线保持良好的距离。

5、避免过度使用过孔

过孔的过度使用会增加寄生电容，最好尽可能用贴片来代替过孔。

6、避免元件分离

元件之间、电源层和接地层，输出和输入等的正确接线，对减少不需要的寄生电容非常重要。

7、信号层应夹在两个接地层之间或一个接地层或电源层之间

例如：在4层板中，可以将电源层放在底层，并在电源层和接地层之间布线一些敏感走线，这可以防止来自一层中的信号的 EMI 在另一层中的信号中引起噪声。

8、确定合适的层厚

较薄的层会减小环路面积和寄生电感，但会增加寄生电容。

9、信号完整性

阻抗降低，通常是由于布局中靠近接地铜线

由于互连和驱动器/接收器组件之间的阻抗不匹配导致更高的回波损耗

高通滤波行为导致更高的插入损耗

简单的解决方案是增加互连与不是所需参考平面的任何导体之间的距离。

在设计期间，应仔细设计PCB 上的走线宽度，考虑附近的导体，尤其是附近的覆铜，创建共面走线布置。

覆铜问题是上述信号完整性问题的常见问题。

PCB Layout 应该花时间计算覆铜与其走线之间的所需的最小间隙，以确保阻抗控制。

下图显示了具有 50 欧姆 CPW 微带线和带状线的 Isola 370HR 层压板的示例计算。

两条微带走线之间以及两条走线与附近接地层之间的寄生电容

10、电源完整性

寄生电容在电源完整性方面既可取又不可取，可以通过将电路板中的 PDN 结构与涉及多个接地系统进行比较。

在具有多个接地点（例如 PCB 电源接地层、系统接地区域和机箱接地）的系统中，寄生电容不受欢迎的一种常见情况。

在这些系统中，尤其是在大电流电源中，寄生电容可能存在于 PCB 接地层和机箱接地之间，从而允许共模电流通过系统并产生强烈辐射。

当 PCB 接地层和机箱接地的电位略有不同时，设备机箱的寄生电容如何为共模电流创建路径。

六、减少PCB 寄生电容的示例

1、开关稳压器中的高 dV/dt 节点

下面的稳压器示例部分说明了强 dV/dt 节点的位置，以及为什么这种布局将有更大的耦合到其反馈回路而不是系统的任何附近部分。

这个节点对附近的接地区域有一些寄生电容，如果附近还有其他一些元件或电路，这些电路的寄生电容会导致这些电路中出现开关噪声。附近的接地有一些帮助，

但真正防止噪声耦合的是从 SW_OUT 连接回稳压器芯片的电容，这个大电容为高 dV/dt 开关噪声返回开关级高端提供了一条低阻抗路径，从而有效地将开关级输出与 GND 去耦。

dV/dt 节点可能负责 PCB 布局周围的噪声耦合

dV/dt 节点可能负责 PCB 布局周围的噪声耦合，有意放置的电容器可以防止这种情况发生。

另一个有助于减少 SW_OUT 和附近走线或电路之间寄生电容的策略是利用下一层的 GND 平面。

与 PCB 布局中与其他节点的耦合相比，使 GND 平面更靠近高 dV/dt 节点将通过创建更强的电场与 GND 耦合来降低互电容。

2、两条走线之间的互电容

电容串扰是走线之间的两种耦合（另一种是电感）之一，其中一条走线上的信号会在另一条走线上产生噪声。在逐渐更高的频率下，这主要由互电容决定，这里提供两种选择来减少寄生电容：

使地线更靠近走线，同时使走线更窄（固定阻抗目标）

增加走线之间的间距

仿真结果显示了两条 50 欧姆走线之间的寄生电容如何受与 GND 平面的距离（表示为 H）的影响

审核编辑：汤梓红