CadenceLIVE China 2023丨Tempus Timing Solution 专题介绍

作为目前中国 EDA 行业覆盖技术领域全面、规模巨大的先进技术交流平台，CadenceLIVE China 2023 中国用户大会将于8 月 29 日在上海浦东嘉里大酒店盛大举行，现场参会注册现已开放，诚邀您前来参会。

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CadenceLIVE 在中国已成功举办近 20 届，时隔三年再次从线上走到线下，CadenceLIVE China 2023 中国用户大会有众多亮点值得关注，您绝对不容错过！

 

如今数字芯片的物理实现一直是备受业界关注的焦点，综合，时钟树设计，自动布局布线，时序功耗等签核检查，每个环节都和芯片的最终指标息息相关。

在本场中国用户大会上有一相关技术分会场：DIGITAL DESIGN and SIGNOFF，您可以了解 Cadence 主要用户在相关环节的深度考量，包括利用Xreplay 技术进行功耗的早期预估和全流程优化，如何巧妙使用 Innovus 来预先评估并优化芯片面积并将其压缩到极致，以及 3D 芯片如何同源并行高度自动化设计的探索等等。

其中，Cadence 及 Cadence 合作伙伴也将为您重点介绍 Cadence Tempus 时序收敛全方位解决方案，您将了解到从高性能核到通讯领域再到汽车电子领域，如何使用 Cadence Innovus 内嵌的 Tempus ECO（SOD 流程）缩短模块级别时序收敛的 TAT（周转时间）以及 Cadence Certus Closure 解决方案在子系统甚至全芯片级别时序收敛各个方面的优秀表现。

关于本次 Cadence Tempus 时序收敛全方位解决方案，详细日程安排如下：

01

Smart Optimization and Timing Closure for Automotive Designs-Block Level to Full-Chip

演讲时间

2023年8月29日14:20 - 14:45

所属分会场

DIGITAL DESIGN and SIGNOFF

演讲嘉宾

Tuan Nguyen, Renesas

演讲简介

随着汽车设计需求的增加，设计本身的复杂性也随之增加。随着设计复杂性的增加，时序收敛在模块级和芯片顶层都面临着重大挑战，设计团队需要借助高性能的设计工具，在满足 PPA（功耗、性能和面积）指标的前提下及时流片。在本文中，我们将介绍多年来我们遇到的与汽车设计时序收敛相关的所有挑战，并介绍我们采用的解决方案。这些方案的应用使得芯片能够满足流片时间安排，并且该方案也在每次的流片中得到了验证。

02

Comprehensive Fastest Signoff Closure from Block-Level to Full-Chip with Tempus Timing Solution and Cadence Certus Closure Solution in Innovus Implementation System

演讲时间

2023 年 8 月 29 日 14:45 - 15:10

所属分会场

DIGITAL DESIGN and SIGNOFF

演讲嘉宾

赵子瑨, Sanechips

演讲简介

随着芯片设计工艺节点的不断推进，芯片尺寸随之减小，其设计周期不断增加。模块级的 signoff 收敛在 TAT 时间和 PPA 方面面临着巨大的挑战，顶层设计中各模块之间的接口时序收敛难度也相应增大。因此，一致性的优化和 signoff 收敛，从模块级到子系统的分步方法的必要性，以确保模块更快的收敛，以及子系统级高效、高质量的接口时序优化策略已成为芯片设计的迫切需求。本文采用 Innovus 实现系统中使用 SOD 的 Tempus ECO 流程进行模块级优化和收敛，以及 Cadence Certus Closure Solution 基于子系统级逻辑简化技术的 ILM（接口逻辑模型）流程，基于分布式 ECO（工程变更指令）在 PR（布局和布线）阶段优化顶层接口时序。测试结果表明，采用 Innovus 内部的 Tempus ECO（SOD 流程）可以有效降低 signoff 的 TAT，并为 ILM 流程提供更好的 PPA，可以减少数据读入设计的时间，并且可以将时序违规修复到可控范围内，优化后呈现的结果具有参考价值；对于 Certus Closure 解决方案来说，它不仅可以有效缩短接口时序的优化时间，对时序违例也能进行较大程度的修复。

03

Challenges and Solutions to Achieving Overnight Chiplet Signoff Closure

演讲时间

2023 年 8 月 29 日 15:40 - 16:05

所属分会场

DIGITAL DESIGN and SIGNOFF

演讲嘉宾

Avinash, Arm

演讲简介

通过本次的主题演讲，我们将在超大规模 CPU 的 Smart Hierarchy 设计和全芯片/芯粒时序收敛流程的基础上，讨论先进节点（7nm、5nm、3nm）下 Cadence Certus 时序收敛解决方案的评估标准和结果。在下一代支持完全运算的 CPU 和 GPU 核心上部署 Certus 时，我们将在确保最优 PPA 指标的前提下建立一套可扩展强且具有高效生产力的流程。我们将介绍利用 Cadence 设计全流程（full flow）开发 IP 的相关优势。Cadence 全设计流程中使用的工具包括 Genus、Innovus、Tempus ECO/Certus 模块级时序收敛、Certus 时序收敛解决方案、Quantus 和用于芯粒/全芯片时序签核的 Tempus。

04

Confidently Optimizing and Signing off Automotive Designs with Tempus Timing Solution

演讲时间

2023年8月29日 16:05 - 16:30

所属分会场

DIGITAL DESIGN and SIGNOFF

演讲嘉宾

Jing Shao, SemiDrive

演讲简介

在本篇论文中，我们将分享如何使用 Tempus ECO 进行时序优化和 Tempus STA 进行最终签核，所有的分享结果都得到了 silicon 的验证。Tempus ECO 与 Innovus Implementation System 的无缝集成使我们能够更快地收敛 block level 的时序，同时在 full chip level 实现最佳 PPA。此外，使用 Tempus 进行最终 STA 分析还有助于我们得到和 PR 工具更好的时序一致性， 更精确的性能预估和更有效的机器使用率, 满足既定的芯片上市时间规划。

05

How Has Socionext Shortened STA Schedule in Developing 5nm Large-Scale Design– Tempus DSTA Case Study –

演讲时间

2023年8月29日 15:10 - 15:30

所属分会场

DIGITAL DESIGN and SIGNOFF

（特邀演讲视频）

演讲嘉宾

Akihiro Nakamura, Socionext

06

Overnight Chip Level Signoff Closure Using Certus

演讲时间

2023年8月29日 15:30 - 15:45

所属分会场

DIGITAL DESIGN and SIGNOFF

（特邀演讲视频）

演讲嘉宾

Intel

演讲简介

芯片设计行业面临着以更小的面积和更低的功耗下提供更高性能的需求所带来的压力，这种趋势对集成电路（IC）影响深远。芯片设计公司的目标是在芯片上集成更多的功能，同时提升目标频率并满足上市的期限。然而，复杂的设计会遇到时序方面的挑战，这会导致留给时序收敛和签核的时间变得十分有限。现有的 ECO 方法学是从芯片级签核环境产生 ECO 列表，但这种方法由于缺少设计完整的物理信息，可能会造成某些问题。

在本次演讲中，我们将介绍一种对层次化设计使用的基于 Cadence Certus Closure Solution 实现时序 ECO 和时序收敛的高度分布式的高效流程。我们将讨论不同的挑战和解决方案，并与传统签核流程比较 TAT 时间和最终结果。利用 Certus 工具软件，我们在芯片级的同步优化和签核收敛方面实现了 5 倍的效率提升，在一晚上的时间内完成了优化和收敛。这一解决方案集成了 Innovus、Tempus、Pegasus 和 Quantus 等其他工具，实现全芯片的物理优化和实现。就如各种指标所表明的那样， 借助 Certus，我们改善了芯片级 ECO/时序可预测性，缩短了 TAT 时间，并得到质量更好的结果，例如时序修复率上获得了~ 75-90% 的收益，物理上修复后 DRC 数量不会多过修复前 DRC 数量， TAT 时间上传统流程（150 小时）远大于 Certus 流程（< 24 小时）。

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8 月 29 日活动当天，设有八大分会场，聚焦验证、PCB 封装设计及系统级仿真、模拟定制设计、数字设计和签核、汽车电子和 IP 解决方案、AI 和大数据分析等 6 大专题，涉及人工智能（AI）、大数据、汽车电子、网络通信、5G/6G、新能源、工业自动化等众多应用方向，以及 60+ 技术主题分享。

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CadenceLIVE China 2023 直通车

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大会详情

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主题演讲嘉宾揭晓！邀您 8 月 29 日线下共聚 CadenceLIVE China 2023

专题议程

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CadenceLIVE China 2023丨AI 和大数据分析专题议程揭晓

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CadenceLIVE China 2023丨验证专题 1 议程揭晓

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CadenceLIVE China 2023丨验证专题 2 议程揭晓

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CadenceLIVE China 2023丨模拟定制设计专题议程揭晓

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CadenceLIVE China 2023丨PCB、封装设计及系统级仿真专题 1 议程揭晓

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CadenceLIVE China 2023丨PCB、封装设计及系统级仿真专题 2 议程揭晓

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CadenceLIVE China 2023丨汽车电子和 IP 解决方案专题议程揭晓

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CadenceLIVE China 2023丨数字设计和签核专题议程揭晓

相关活动

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签到提醒 | CadenceLIVE China 2023 报名火热进行中，参与每日打卡好礼享不停！

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全天日程抢先看！分享 CadenceLIVE China 2023 中国用户大会，领取宣传好礼！

关于 Cadence

Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站www.cadence.com。

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