在芯片内部,信号一般都是通过并行传输的,因为串行传输实在是太慢了。然而芯片的IO都是串行传输的,并行传输对于硬件布局实在要求太高了,硬件工程师表示很头大。而且芯片IO是芯片的重要资源,怎么能让一组信号占用那么多呢!
芯片之间的串行数据传输对频率很敏感,因为高频会带来更大的噪声干扰、码间干扰、电磁干扰等,进而导致信号失真。
一般在芯片的低速串行IO,采用不同的沿来发送和接收来避免信号干扰对采样信号的影响,但是clk频率都在100M以内,比如SPI协议,I2C协议。
但是当信号频率到达几百M或者G以上,通过不同的沿来发送和接收信号,已经不能避免信号干扰的问题了,高频时钟受噪声干扰更为严重,到达采样端已经完全失真了。而且clk与data之间的skew约束更为严格,几乎不可能实现。
图1:Serdes 结构图
这个时候就需要应用serdes了,serdes包含了模拟和数字均衡来切实消除噪声干扰、码间干扰等。如下图所示,serdes的RX模拟部分在ADC采样之前有CTLE(线性均衡)来进行高频滤波,然后通过ADC采样模拟电平到数字域,然后通过CDR恢复数字时钟,通过FFE/DFE进行数字信号均衡,然后进行数据判决,最终将判决后的data输出给上层。
TX方向将输入的信号进行FFE均衡,然后输出给TX模拟部分发出给对端。通过发送端和接收端的一致均衡,来消除信道上未知的干扰。而且serdes可以从接收data里面恢复出采样时钟,避免了clk与data之间skew导致采样时序以及时钟失真的问题。
-
CLK
+关注
关注
0文章
123浏览量
16969 -
I2C协议
+关注
关注
0文章
25浏览量
8417 -
ADC采样
+关注
关注
0文章
134浏览量
12749 -
串行数据传输
+关注
关注
0文章
4浏览量
6805 -
SERDES接口
+关注
关注
0文章
28浏览量
2898
发布评论请先 登录
相关推荐
GMII、SGMII和SerDes的差异总结
![GMII、SGMII和<b class='flag-5'>SerDes</b>的差异总结](https://file.elecfans.com/web1/M00/C7/D3/o4YBAF9t7F6AVNhhAABP2btNKzM775.png)
申请TI Keystone DSP PCIe SerDes IBIS-AMI Models。
请问6678中的srio的serdes和以太网的serdes是共用还是各自有自己的serdes?
SerDes是怎么工作的
参考时钟对SERDES性能的影响
![参考时钟对<b class='flag-5'>SERDES</b>性能的影响](https://file1.elecfans.com//web2/M00/A6/AB/wKgZomUMP4GAdqMLAAA2zkUh8kg535.png)
SERDES的优势 SERDES演变的看法
关于高速串行收发器的重要概念和注意事项
![关于高速串行收发器的重要概念和注意事项](https://file.elecfans.com/web2/M00/0F/25/poYBAGER1HmAPOtTAAAhC-Lo4F0144.png)
SerDes是怎么设计的?(一)
![<b class='flag-5'>SerDes</b>是怎么设计的?(一)](https://file1.elecfans.com/web2/M00/A8/50/wKgaomUs3a6AFt5aAAAUOLjG354980.jpg)
为什么我们需要SERDES?SERDES的优点有哪些?
![为什么我们需要<b class='flag-5'>SERDES</b>?<b class='flag-5'>SERDES</b>的优点有哪些?](https://file1.elecfans.com/web2/M00/A9/D9/wKgaomU2FtSAF7SbAAAeZZfI94k687.jpg)
评论